データ保持回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-273252
公開番号（公開出願番号）：特開平9-185886
出願日： 1996年10月16日
公開日（公表日）： 1997年07月15日
要約：

【要約】【課題】低電圧駆動時に、読み出し動作又は書き込み動作を高速にすると共に、リーク電流を低減して消費電力を低減する。【解決手段】メモリセル11は、一方の出力ノードと他方の入力ノードとが互いに接続された第1のインバータ12及び第2のインバータ13と、第1及び第2のトランジスタ18,19とから構成されている。ゲート電極がワード線WLに接続されている各トランジスタ18,19はビット線対BL,/BLと各記憶ノードN1,N2との間にそれぞれ接続されている。本データ保持回路は、一対のインバータ12,13を駆動するメモリセル11の電源電位VCMを周辺回路に印加される電源電位VCCよりも高くする手段、又は一対のインバータ12,13を駆動する接地電位VSMを周辺回路に印加される接地電位VSSよりも低くする手段を備えている。

請求項（抜粋）：

一方の出力ノードと他方の入力ノードとが互いに接続された第1のインバータと第2のインバータとからなるデータ保持部を備え、データの読み出し期間に前記データ保持部に印加される電源電位は、前記データ保持部の周辺回路に印加される電源電位よりも高くなるように設定されていることを特徴とするデータ保持回路。

引用特許：

審査官引用 (5件)

特開昭58-211391
スタティックRAM
公報種別：公開公報出願番号：特願平5-289209 出願人：富士通株式会社
スタティックRAM
公報種別：公開公報出願番号：特願平6-006025 出願人：富士通株式会社

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