特許
J-GLOBAL ID：200903084255518431
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-052147
公開番号（公開出願番号）：特開平8-250720
出願日： 1995年03月13日
公開日（公表日）： 1996年09月27日
要約：
【要約】【目的】 シリコン/絶縁膜/ゲート電極ポリシリコン系のMOS構造において、ゲート電極ポリシリコンのパターニングを行う際、ゲート電極端からゲート電極下のゲート酸化膜中への薬液の成分や水分の侵入を防ぐことができる。【構成】 シリコン基板上にシリコン酸化膜及び導電性膜を形成する工程と、次いで、導電性膜上に該導電性膜とエッチング選択比を有する無機系絶縁膜または金属膜を形成する工程と、次いで、無機系絶縁膜または該金属膜上にレジストパターンを形成する工程と、次いで、該レジストパターンをマスクとし、無機系絶縁膜または金属膜をエッチングしてゲート電極形成用のエッチングマスクを形成する工程と、次いで、該レジストパターンを除去する工程と、次いで、エッチングマスクを用い、導電性膜をドライエッチングしてゲート電極を形成する工程を含む。
請求項（抜粋）：
シリコン基板上にシリコン酸化膜及び導電性膜を形成する工程と、次いで、該導電性膜上に該導電性膜とエッチング選択比を有する無機系絶縁膜または金属膜を形成する工程と、次いで、該無機系絶縁膜または該金属膜上にレジストパターンを形成する工程と、次いで、該レジストパターンをマスクとし、該無機系絶縁膜または金属膜をエッチングしてゲート電極形成用のエッチングマスクを形成する工程と、次いで、該レジストパターンを除去する工程と、次いで、該エッチングマスクを用い、該導電性膜をドライエッチングしてゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/78
, H01L 21/28
, H01L 21/28 301
, H01L 21/304 341
H01L 29/78 301 G
, H01L 21/28 F
, H01L 21/28 301 A
, H01L 21/304 341 D
