特許
J-GLOBAL ID：200903084625941320

ラッチ回路及びこれを備えた半導体集積回路、SRAM、フリップフロップ回路、情報機器、通信機器、AV機器及び移動体

発明者：
福岡 耕平

福岡 耕平 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-229513
公開番号（公開出願番号）：特開2008-052847
出願日： 2006年08月25日
公開日（公表日）： 2008年03月06日
要約：
【課題】記憶ノードと容量素子との間のチャージシェアを抑制しつつ、データを安定的に保持することができるラッチ回路を実現する。【解決手段】ラッチ回路は、インバータ回路(11、12及び13)、スイッチング素子(17)及び容量素子(15)を備えている。インバータ回路(11)及びインバータ回路(12)は交差接続されている。インバータ回路(13)は、インバータ回路(12)の出力を論理反転する。スイッチング素子(17)は、インバータ回路(12)の出力端とインバータ回路(13)の出力端との間に接続されている。容量素子(15)は、インバータ回路(13)の出力端と基準電圧ノードとの間に接続されている。【選択図】図1
請求項（抜粋）：
交差接続された第1及び第2のインバータ回路と、 前記第1のインバータ回路の出力を受け、これの論理反転を出力する第3のインバータ回路と、 前記第2のインバータ回路の出力端と前記第3のインバータ回路の出力端との間に接続されたスイッチング素子と、 前記第3のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えた ことを特徴とするラッチ回路。
IPC (4件)：
G11C 11/41 ,  H03K 3/037 ,  H03K 3/356 ,  G11C 11/412
FI (5件)：
G11C11/40 D ,  H03K3/037 Z ,  H03K3/356 B ,  H03K3/356 D ,  G11C11/40 301
Fターム (15件)：
5B015HH04 ,  5B015JJ02 ,  5B015KA06 ,  5B015KA13 ,  5B015QQ11 ,  5J034AB06 ,  5J034AB07 ,  5J034CB01 ,  5J034DB08 ,  5J043AA06 ,  5J043AA25 ,  5J043EE01 ,  5J043HH01 ,  5J043JJ10 ,  5J043KK06
引用特許：
出願人引用 (7件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM