特許
J-GLOBAL ID：200903054725793659

ソフトエラ-耐性強化ラッチ回路、半導体装置、ソフトエラ-耐性強化設計方法及び記録媒体

発明者：
佐藤 善保

佐藤 善保 について

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鍵渡 貴子

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御手洗 伸

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出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平10-374743
公開番号（公開出願番号）：特開2000-195274
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】動作速度の低下及びチップ面積増加を抑制しつつソフトエラー耐性を強化する。【解決手段】(S3)半導体基板へのα線入射により論理回路のノードに収集される収集電荷量Qcを算出し、(S4)該ノードの論理レベルが反転するのに必要な臨界電荷量Qcrtを算出し、(S5)Qc>Qcrtのときに、(S6)ソフトエラーを阻止するために該ノードに付加すべき容量ΔCを算出し、(S7)該ノードに該容量を付加する。ソフトエラー耐性強化ラッチ回路では、第1インバータ、第2インバータ、第1容量付加部及び第1転送ゲートが環状に接続されている。該第2インバータに、第3インバータと第2容量付加部と第2転送ゲートとが縦続接続したものを並列接続してもよい。
請求項（抜粋）：
第1スイッチ回路(23)と、入力端が該第1スイッチ回路の一端に接続され、インバータとして機能可能な第1論理回路(20)と、入力端が該第1論理回路の出力端に接続され、インバータとして機能可能な第2論理回路(21)と、該第2論理回路の出力端と該第1論理回路の入力端との間に接続された第2スイッチ回路(22)と、該第2論理回路の出力ノードに容量を付加する容量付加部(C1)と、を有し、該第1スイッチ回路と該第2スイッチ回路とが排他的にオン/オフ制御されることを特徴とするソフトエラー耐性強化ラッチ回路。
Fターム (8件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ13 ,  5B015KB35 ,  5B015KB43 ,  5B015KB50 ,  5B015PP02 ,  5B015QQ01
引用特許：
出願人引用 (20件)
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審査官引用 (29件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平5-077236   出願人：日本電気株式会社
  • 特開昭50-001624
  • 特開昭59-040395
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