特許
J-GLOBAL ID：200903085016245675
直交周波数分割多重を使用するデジタル受信機のシングルチップVLSI実施
発明者：
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出願人/特許権者：
代理人 (1件)：
藤村 元彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-202455
公開番号（公開出願番号）：特開2005-045788
出願日： 2004年06月11日
公開日（公表日）： 2005年02月17日
要約：
【課題】 本発明は、直交周波数分割多重により送信されるマルチキャリア信号のためのデジタル受信機のシングルチップ実施を提供する。【解決手段】改良されたチャンネル推定及び補正回路が提供される。受信機は高度に正確なサンプリングレート制御と周波数制御の回路を有する。小型のガロア体乗算器を含む構成を伴う最小の資源により、tpsデータキャリアのBCH復号化が達成される。信号のアクティブフレームとともに送信されるガード区間の境界を決定するために、改良されたFFTウィンドウ同期回路が再サンプリング回路に接続される。リアルタイムパイプラインFFTプロセッサがFFTウィンドウ同期回路と動作可能に関連付けられ、減少したメモリ要求で動作する。【選択図】 なし
請求項（抜粋）：
マルチキャリア信号のためのデジタル受信機において、
アナログマルチキャリア信号を受け取る増幅器であって、前記マルチキャリア信号はシンボル期間Tsを有するデータシンボルのストリームを含み、前記シンボルは、アクティブ区間と、ガード区間と、アクティブ区間及びガード区間の間の境界とを含み、前記ガード区間は前記アクティブ区間の一部分の複製である増幅器と、
前記増幅器に接続されたアナログ-デジタル変換器と、
前記アナログ-デジタル変換器によりサンプルされたデータから同相及び直角位相成分を再生するI/Q復調器と、
前記アナログ-デジタル変換器に接続され、前記増幅器のための利得制御信号を提供する自動利得制御回路と、
前記I/Q復調器からI及びQデータを受け取るローパスフィルタ回路であって、前記I及びQデータは間引きされているローパスフィルタ回路と、
第1のレートで前記I及びQデータを受け取り、第2のレートで再サンプルされたI及びQデータを出力する再サンプリング回路と、
前記再サンプリング回路に接続され、前記ガード区間の境界を位置決定するFFTウィンドウ同期回路と、
前記FFTウィンドウ同期回路と動作可能に関連付けされたリアルタイムパイプラインFFTプロセッサであって、前記FFTプロセッサは少なくとも1つのステージを含み、前記ステージは、
複素係数乗算器と、及び
前記複素係数乗算器内で乗算される被乗数のために規定されたルックアップテーブルを有するメモリであって、前記被乗数の各々は前記ルックアップテーブル内で固有であるメモリと、を含むFFTプロセッサと、及び
前記FFTウィンドウ同期回路に応答し、所定のイベントを検出するモニタ回路であって、前記イベントはアクティブシンボルとガード区間との間の境界が位置決定されたことを示すモニタ回路と、を備えるデジタル受信機。
IPC (1件)：
FI (1件)：
Fターム (6件)：
5K022DD01
, 5K022DD13
, 5K022DD19
, 5K022DD31
, 5K022DD33
, 5K022DD42
