特許
J-GLOBAL ID：200903085276803930
表示装置
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2005-369758
公開番号（公開出願番号）：特開2007-171597
出願日： 2005年12月22日
公開日（公表日）： 2007年07月05日
要約：
【課題】 液晶表示装置において、ゲート線の延在方向の画素のTFT素子の書き込み時間のばらつきを低減する。【解決手段】 複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ドレイン線にデータ信号を出力するデータドライバとを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有する。【選択図】 図7
請求項（抜粋）：
複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、
前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、前記表示制御回路からの水平同期クロックに基づいて、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有することを特徴とする表示装置。
IPC (3件)：
G09G 3/36
, G02F 1/133
, G09G 3/20
G09G3/36
, G02F1/133 550
, G09G3/20 611J
, G09G3/20 611A
, G09G3/20 621A
, G09G3/20 621L
, G09G3/20 623H
, G09G3/20 623G
2H093NA16
, 2H093NA43
, 2H093NC15
, 2H093NC16
, 2H093NC22
, 2H093NC26
, 2H093NC34
, 2H093ND05
, 2H093ND34
, 5C006AF43
, 5C006AF71
, 5C006BB16
, 5C006BC03
, 5C006BC12
, 5C006BC23
, 5C006BC24
, 5C006BF03
, 5C006BF04
, 5C006BF07
, 5C006BF24
, 5C006BF25
, 5C006FA16
, 5C006FA37
, 5C006FA41
, 5C006FA47
, 5C080AA10
, 5C080BB05
, 5C080DD01
, 5C080DD12
, 5C080DD22
, 5C080DD26
, 5C080FF11
, 5C080JJ02
, 5C080JJ03
, 5C080JJ04
, 5C080JJ06
出願人引用 (6件)
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審査官引用 (3件)
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