特許
J-GLOBAL ID：200903085382215444

トランジスタ

発明者：
柳原 学

柳原 学 について

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引田 正洋

引田 正洋 について

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上田 哲三

上田 哲三 について

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上本 康裕

上本 康裕 について

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田中 毅

田中 毅 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-019601
公開番号（公開出願番号）：特開2007-201279
出願日： 2006年01月27日
公開日（公表日）： 2007年08月09日
要約：
【課題】最大電流の低下及びオン抵抗の上昇等の電気的特性の劣化が小さいノーマリオフ型のトランジスタを実現できるようにする。【解決手段】トランジスタは、基板11の上に形成された第1の半導体層13と、第1の半導体層13の上に形成され、第1の半導体層13と比べてバンドギャップが大きい第2の半導体層14と、第2の半導体層14の上に形成され、p型の不純物を含むコントロール層15と、コントロール層15の一部と接して設けられたゲート電極20と、コントロール層15の両側方に設けられたソース電極18及びドレイン電極19とを備えている。コントロール層15と第2の半導体層14との間には、コントロール層15と比べてエッチングレートが小さい材料からなる第3の半導体層21が形成されている。【選択図】図1
請求項（抜粋）：
基板の上に形成された第1の半導体層と、 前記第1の半導体層の上に形成され、前記第1の半導体層と比べてバンドギャップが大きい第2の半導体層と、 前記第2の半導体層の上に形成され、p型の不純物を含むコントロール層と、 前記コントロール層と前記第2の半導体層との間に形成された第3の半導体層と、 前記コントロール層の少なくとも一部と接して設けられたゲート電極と、 前記コントロール層の両側方に設けられたソース電極及びドレイン電極とを備え、 前記第3の半導体層は、前記コントロール層と比べてエッチングレートが小さい材料からなることを特徴とするトランジスタ。
IPC (3件)：
H01L 29/808 ,  H01L 21/337 ,  H01L 21/306
FI (2件)：
H01L29/80 C ,  H01L21/302 101C
Fターム (27件)：
5F004AA03 ,  5F004BA20 ,  5F004CA02 ,  5F004CA03 ,  5F004DA04 ,  5F004DA18 ,  5F004DB19 ,  5F102FA08 ,  5F102GB01 ,  5F102GC01 ,  5F102GD05 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GM04 ,  5F102GM07 ,  5F102GM08 ,  5F102GR01 ,  5F102GV08 ,  5F102HC01 ,  5F102HC15 ,  5F102HC21
引用特許：
出願人引用 (1件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2004-054330   出願人：株式会社東芝
審査官引用 (3件)

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