半導体記憶装置の試験方法および試験装置

発明者：
出願人/特許権者：
代理人 (1件)：野田茂
公報種別：公開公報
出願番号（国際出願番号）：特願2000-076461
公開番号（公開出願番号）：特開2001-266599
出願日： 2000年03月17日
公開日（公表日）： 2001年09月28日
要約：

【要約】【課題】低コストで半導体記憶装置の信頼性を向上させる。【解決手段】判定電圧供給回路2は、制御回路1の制御のもとでリード電圧を生成し、アドレスデータAddressで決まるワード線Wiを通じメモリセルアレイ7に供給する。判定回路6はこのとき読み出されるデータをYセレクタ5およびセンスアンプ8を通じて取得し、保持する。判定電圧供給回路2は次に、リード電圧とライトベリファイ電圧との中間のディターミンベリファイ電圧を生成し、同様にメモリセルアレイ7に供給する。判定回路6はこのとき読み出されるデータと、先に保持しているデータとを比較する。メモリセルアレイ7の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路6における比較結果は不一致となる。

請求項（抜粋）：

トランジスタにより構成された電気的に書き替え可能な不揮発性の記憶素子を多数含み、各記憶素子は、前記トランジスタをオン・オフさせる際のゲート電圧の閾値電圧の違いにより書き込み状態または消去状態となり、前記ゲート電圧としてリード電圧を前記トランジスタに印加したとき前記トランジスタがオンするかオフするかにより、前記記憶素子の前記状態にもとづく記憶情報が読み出され、書き込みを行った前記記憶素子の前記トランジスタに対し、前記ゲート電圧としてライトベリファイ電圧を印加したとき読み出される記憶情報により前記記憶素子が書き込み状態にあることが確認される半導体記憶装置を試験する方法であって、書き込み状態にある前記記憶素子を成す前記トランジスタに対し、前記ゲート電圧として前記リード電圧を印加して第1の記憶情報を読み出し、書き込み状態にある前記記憶素子を成す前記トランジスタに対し、前記ゲート電圧として前記リード電圧と前記ライトベリファイ電圧との中間の第1のディターミンベリファイ電圧を印加して第2の記憶情報を読み出し、前記第1および第2の記憶情報が一致するか否かにより前記半導体記憶装置が劣化しているか否かを判定することを特徴とする半導体記憶装置の試験方法。

IPC (5件)：

G11C 29/00 673 , G01R 31/26 , G01R 31/28 , G06F 12/16 330 , G11C 17/00

FI (5件)：

G11C 29/00 673 M , G01R 31/26 G , G06F 12/16 330 A , G11C 17/00 D , G01R 31/28 B

Fターム (35件)：

2G003AA08 , 2G003AH02 , 2G003AH10 , 2G032AA08 , 2G032AB01 , 2G032AB04 , 2G032AC03 , 2G032AG01 , 2G032AH07 , 2G032AK11 , 2G032AL14 , 5B003AA05 , 5B003AB05 , 5B003AC00 , 5B003AD03 , 5B003AD04 , 5B003AD08 , 5B003AD09 , 5B003AE04 , 5B018GA03 , 5B018GA06 , 5B018HA01 , 5B018HA23 , 5B018KA18 , 5B018NA06 , 5B018QA13 , 5L106AA10 , 5L106DD22 , 5L106DD31 , 5L106GG07 , 9A001BB03 , 9A001BB05 , 9A001HH34 , 9A001JJ45 , 9A001LL08

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-133603 出願人：三菱電機株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平8-262976 出願人：浅田邦博, 日産自動車株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平10-265463 出願人：三菱電機株式会社

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