特許
J-GLOBAL ID：200903085677630125
磁気抵抗効果素子を用いたロジックインメモリ回路
発明者：
,
出願人/特許権者：
代理人 (7件)：
重信 和男
, 加古 進
, 清水 英雄
, 高木 祐一
, 中野 佳直
, 日高 一樹
, 渡邉 知子
公報種別：公開公報
出願番号（国際出願番号）：特願2004-043359
公開番号（公開出願番号）：特開2005-235307
出願日： 2004年02月19日
公開日（公表日）： 2005年09月02日
要約：
【課題】磁気抵抗効果素子を用いたロジックインメモリ回路の提供【解決手段】磁気抵抗効果素子としてTMR素子を用いたTMRネットワーク120は、図5(b)のAND演算のネットワーク122に示すように、外部入力Xまたは記憶入力Yによって抵抗値が決まる2種類の可変抵抗素子Rを直並列接続し、特定の組み合わせのとき総抵抗値Rtotalが最小、すなわち、電流値Iが最大となるような可変抵抗素子ネットワークとして構成される。外部入力X,記憶入力Yによって決まる可変抵抗素子Rの抵抗値をそれぞれRxi,Ryi(i=0,1,2)とすると、図5(d)に示すように、xおよびyの値によってネットワーク上を流れる電流値Iが決まる。しきい値検出器160でしきい値をI0とI1の中間に定めると、AND演算を実現することができる。演算結果は、電流-電圧変換器170を通して電圧値として出力される。【選択図】図5
請求項（抜粋）：
記憶した値により抵抗値が変化する磁気抵抗効果素子と外部入力の値により抵抗値が変化するトランジスタとを直並列に接続してネットワークを構成し、特定の記憶した値と外部入力の値の組み合わせで、該ネットワークの抵抗値が最小となる磁気抵抗効果ネットワークと、
該磁気抵抗効果ネットワークに流れる電流のしきい値を検出するしきい値検出回路と
を備え、該しきい値検出回路により、特定の記憶した値と外部入力の値の組み合わせを検出することを特徴とするロジックインメモリ回路。
IPC (2件)：
FI (3件)：
G11C11/15 100
, H03K19/18
, H01L27/10 447
5F083FZ10
, 5F083ZA12
, 5F083ZA21
