特許
J-GLOBAL ID：200903085985646490

半導体装置及びその製造方法

発明者：
末 代 知 子

末 代 知 子 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-037004
公開番号（公開出願番号）：特開2004-247593
出願日： 2003年02月14日
公開日（公表日）： 2004年09月02日
要約：
【課題】アノードショート状態の発生を阻止した、オン電圧特性及びスイッチング特性に優れた半導体装置及びその製造方法を提供する。【解決手段】第2導電型ドレイン層と、前記第2導電型ドレイン層上に形成された第1導電型バッファ層と、前記第1導電型バッファ層上に形成された第1導電型高抵抗層と、前記第1導電型高抵抗層の表面に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層の表面から前記第1導電型高抵抗層に達するトレンチの内壁に形成された絶縁膜と、前記トレンチの内部に形成されたゲート電極と、前記第2導電型ベース層及び前記第1導電型ソース層の表面に形成されたソース電極と、前記第2導電型ドレイン層の表面に形成されたドレイン電極と、を備え、前記第1導電型バッファ層の不純物濃度を、前記第2導電型ドレイン層側における表面近傍において相対的に低濃度とする。【選択図】 図1
請求項（抜粋）：
第2導電型ドレイン層と、 前記第2導電型ドレイン層上に形成された第1導電型バッファ層と、 前記第1導電型バッファ層上に形成され、前記第1導電型バッファ層よりも不純物濃度の低い第1導電型高抵抗層と、 前記第1導電型高抵抗層の表面領域に形成された第2導電型ベース層と、 前記第2導電型ベース層の表面領域に形成された第1導電型ソース層と、 前記第1導電型ソース層の表面から前記第2導電型ベース層を貫通して前記第1導電型高抵抗層に達するトレンチの底面及び周壁に形成された絶縁膜と、 前記トレンチの内部に前記絶縁膜を介して形成されたゲート電極と、 前記第2導電型ベース層及び前記第1導電型ソース層の表面に形成されたソース電極と、 前記第2導電型ドレイン層の表面に形成されたドレイン電極と、を備え、 前記第1導電型バッファ層の不純物濃度は、前記第2導電型ドレイン層側における表面近傍において相対的に低濃度であることを特徴とする半導体装置。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (4件)：
H01L29/78 655B ,  H01L29/78 652L ,  H01L29/78 653A ,  H01L29/78 658A
引用特許：
審査官引用 (4件)
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