特許
J-GLOBAL ID：200903086661894528
半導体デバイスの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-035711
公開番号（公開出願番号）：特開平10-256511
出願日： 1998年02月18日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 1チップにDRAMデバイスとロジックデバイスとを形成させたデバイスの信頼性を高める製造方法を提供する。【解決手段】 DRAM領域では自己整合技術を利用してコンタクトを形成し、かつロジックデバイス領域では必要箇所にシリサイドを形成することを一連の工程で行って、1つのチップに双方のデバイスを形成する半導体デバイスの製造方法。
請求項（抜粋）：
DRAMデバイス領域とロジックデバイス領域とを備えた半導体デバイスの製造方法において、半導体基板のそれぞれの領域にゲート酸化膜を備えたゲートラインを形成する第1工程と、前記ゲートラインの両側面に側壁酸化膜を形成する第2工程と、前記半導体基板の第1、第2ゲートラインの両側に不純物領域を形成する第3工程と、前記ゲートラインを含む半導体基板の全面にシリコン窒化膜を形成する第4工程と、前記ロジックデバイス領域のシリコン窒化膜を除去する第5工程と、前記ロジックデバイス領域のゲートラインの上部とそのゲートラインの両側の不純物領域上にシリサイド層を形成する第6工程と、全面に酸化膜を形成する第7工程と、前記ロジックデバイス領域のゲートラインの一方の側の不純物領域上のシリサイド層に第1コンタクトホールを形成し、DRAMデバイス領域のゲートラインの一方の側の不純物領域に自己整合技術を利用して第2コンタクトホールを形成する第8工程と、を備えることを特徴とする半導体デバイスの製造方法。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, H01L 21/8234
, H01L 27/088
, H01L 27/10 461
H01L 27/10 681 F
, H01L 27/10 461
, H01L 27/08 102 H
, H01L 27/10 671 Z
