特許
J-GLOBAL ID：200903086869391376
フラッシュメモリ素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三枝 英二 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-384183
公開番号（公開出願番号）：特開2001-203284
出願日： 2000年12月18日
公開日（公表日）： 2001年07月27日
要約：
【要約】【課題】 ゲート電極のカップリング比を高くすることができるフラッシュメモリ素子の製造方法を提供する。【解決手段】 素子分離工程後の半導体基板上21にトンネル酸化膜23を成長させ、その上に窒化膜24及び第1ポシリコン層25を形成し、フローティングゲート形成部の第1ポリシリコン層25、窒化膜24及びトンネル酸化膜23を除去した後、表面に第1誘電体膜26を形成し、半導体基板21の表面の誘電体膜を除去して基板を露出させ、その露出部にトンネル酸化膜27を形成し、その上にフローティングゲート用ポリシリコン層28を形成させた後パターニングし、コントロールゲート用第1ポリシリコン層25を露出させ、パターニングされたフローティングゲート用ポリシリコン層28の上部及び側部に第2誘電体膜26Bを形成し、さらにコントロールゲート用第2ポリシリコン層29、反射防止幕31を形成する処理を含む。
請求項（抜粋）：
素子分離工程を経た半導体基板上にトンネル酸化膜を成長させる段階と、前記トンネル酸化膜上に窒化膜及びコントロールゲート用第1ポリシリコン層を形成する段階と、フローティングゲートが形成される領域のコントロールゲート用第1ポシリコン層、窒化膜及びトンネル酸化膜を除去した後、表面全体に第1誘電体膜を形成し、前記フローティングゲートが形成される領域のうち、前記半導体基板上の第1誘電体膜を除去して半導体基板を露出させる段階と、前記露出した半導体基板上にトンネル酸化膜を形成した後、表面全体にフローティングゲート用ポリシリコン層を形成する段階と、前記フローティングゲート用ポリシリコン層をパターニングして、フローティングゲートパターン以外の領域の前記コントロールゲート用第1ポリシリコン層を露出させる段階と、前記パターニングされたフローティングゲート用ポリシリコン層の上部及び側部に第2誘電体膜を形成する段階と、表面全体にコントロールゲート用第2ポリシリコン層及び反射防止膜を順次形成する段階と、自己整合エッチング工程でコントロールゲートをパターニングし、ソース及びドレイン領域を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
