特許
J-GLOBAL ID：200903087293753869

半導体装置及びその製造方法

発明者：
藤本 寛正

藤本 寛正 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171877
公開番号（公開出願番号）：特開2002-368077
出願日： 2001年06月07日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】 素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。【解決手段】 半導体基板1と、この半導体基板中に設けられ、トランジスタが形成された第1素子領域を複数の小素子領域9に分離し、前記半導体基板内で第1の幅N及び第1の深さLを有する第1埋め込み型素子分離領域4とを有し、印加される電圧が第1レベル以下で動作を行う第1回路領域と、前記半導体基板内に設けられ、トランジスタが形成された第2素子領域を複数の小素子領域15に分離し、前記半導体基板内で前記第1の幅よりも広い第2の幅Pと、前記第1の深さよりも深い第2の深さMを有する第2埋め込み型素子分離領域12とを有し、前記第1レベルより高い電圧が印加されて動作を行う第2回路領域とを具備する半導体装置である。
請求項（抜粋）：
半導体基板と、この半導体基板中に設けられ、トランジスタが形成された第1素子領域を複数の小素子領域に分離し、前記半導体基板内で第1の幅及び第1の深さを有する第1埋め込み型素子分離領域とを有し、印加される電圧が第1レベル以下で動作を行う第1回路領域と、前記半導体基板内に設けられ、トランジスタが形成された第2素子領域を複数の小素子領域に分離し、前記半導体基板内で前記第1の幅よりも広い第2の幅と、前記第1の深さよりも深い第2の深さを有する第2埋め込み型素子分離領域とを有し、前記第1レベルより高い電圧が印加されて動作を行う第2回路領域とを具備することを特徴とする半導体装置。
IPC (6件)：
H01L 21/76 ,  H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 481 ,  H01L 21/76 L ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (37件)：
5F032AA34 ,  5F032AA37 ,  5F032AA44 ,  5F032AA45 ,  5F032AA66 ,  5F032AA69 ,  5F032AA77 ,  5F032BA01 ,  5F032BA02 ,  5F032BA03 ,  5F032CA17 ,  5F032CA24 ,  5F032CA25 ,  5F032DA01 ,  5F032DA25 ,  5F032DA33 ,  5F032DA53 ,  5F032DA74 ,  5F083EP04 ,  5F083EP05 ,  5F083EP23 ,  5F083EP55 ,  5F083EP77 ,  5F083GA06 ,  5F083JA04 ,  5F083JA35 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083NA06 ,  5F083NA08 ,  5F101BA17 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BD07 ,  5F101BD35
引用特許：
出願人引用 (7件)
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審査官引用 (2件)

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