特許
J-GLOBAL ID：200903087784852508

半導体装置

発明者：
玉置 智

玉置 智 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 工藤 実 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-025561
公開番号（公開出願番号）：特開2000-223672
出願日： 1999年02月02日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 例えば、論理回路などDRAMマクロ外の基板ノイズによる、DRAMセルの読み出し動作不良などの悪影響を最小限に抑えることのできる半導体装置を提供する。【解決手段】 大規模なロジック回路7を含むDRAM内蔵ASICチップ1等において、DRAMのセルアレイ部6のみならず内部電源供給回路4を含めたDRAMマクロ2全体をDeep Nウェル等のウェル5内に形成し、このDRAMマクロの電源供給を前記内部電源供給回路から行うものである。前記ロジック回路から発生する基板ノイズによる基板の電圧変動を、DRAMセル63と前記内部電源供給回路やDRAM制御部3が同等に受けることによってホールド不良等の不具合を最小限に抑える。
請求項（抜粋）：
ウェルに形成されたDRAM(Dynamic Random Access Memory)部と、前記DRAM部が形成されたウェルと同一のウェルに形成され、前記DRAM部に電源電圧を供給する電源供給部とを備えた半導体装置。
IPC (5件)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 27/10 461
FI (5件)：
H01L 27/10 681 C ,  H01L 27/10 461 ,  G11C 11/34 354 F ,  G11C 11/34 371 K ,  H01L 27/10 681 F
Fターム (12件)：
5B024AA03 ,  5B024BA27 ,  5B024BA29 ,  5B024CA21 ,  5F083AD00 ,  5F083GA11 ,  5F083GA30 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083LA18 ,  5F083ZA12
引用特許：
出願人引用 (5件)
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平9-164492   出願人：日本電気株式会社
  • ダイナミックRAM
    公報種別：公開公報   出願番号：特願平4-061731   出願人：富士通株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平9-012478   出願人：三菱電機株式会社
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審査官引用 (6件)
  • ダイナミックRAM
    公報種別：公開公報   出願番号：特願平4-061731   出願人：富士通株式会社
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平9-164492   出願人：日本電気株式会社
  • 特開平1-206647
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