特許

J-GLOBAL ID：200903088426106370

ロウアドレスデコードライン回路

発明者： 遠藤 信之 ,  関野 芳正 ,  山田 仁
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平11-370431
公開番号（公開出願番号）：特開2001-184897
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】 ウエハーバーンインモードのときに、全数ではなく複数のワード線を選択的に立ち上げ、ワード線間にストレスを印加する。【解決手段】 複数のプリデコーダ回路部40中の最下位ビットを分担するインバータ410 にウエハーバーンイン信号WBI1 を入力し、他のインバータ411 〜41n には、ウエハーバーンイン信号WBI0 を入力する構成とする。ここで、信号WBI0 を電源電位、信号WBI1 を接地電位にすれば、プリデコード信号PAX1 〜PAXn が無条件に電源電位になるが、プリデコード信号PAX0 は、NAND回路420 に入力されたアドレスに基づいた電位になる。よって、ワード線WLi のうちの複数が、複数のプリデコーダ回路部40、デコーダ回路部20及びワードドライバ回路部30によって選択されて立ち上がる。

請求項（抜粋）：

ビット線に複数のスイッチング素子を介してそれぞれ接続された複数のメモリセルに対してデータをアクセスさせるために、該スイッチング素子をオン状態にする複数のワード線を、ビット幅が所定数のアドレスに基づき選択的に立ち上げるロウアドレスデコードライン回路において、前記アドレスのビット情報の論理を求める前記所定数以下の複数の論理回路群、及び与えられた信号の論理値がそれぞれイネーブルの場合に該各論理回路群の出力する値をそれぞれ第1の論理レベルに設定し、該与えられた信号の論理値がディスイネーブルの該場合には該各論理回路群の出力する値をそれぞれそのまま通す該所定数以下の複数のモード設定手段群を有し、前記アドレスのビット幅以下の複数ビット幅のプリデコード信号をそれぞれ出力する複数のプリデコーダ回路部と、前記各プリデコーダ回路部の出力側に接続され、与えられた前記プリデコード信号がすべて第1の論理レベルのときにイネーブルのデコード信号をそれぞれ出力する複数のデコーダ回路部と、前記各デコーダ回路部の出力側に接続され、前記デコード信号がイネーブルのときに前記各ワード線を所望の電位にそれぞれ立ち上げる複数のワードドライバ回路部とを備え、前記各プリデコーダ回路部の前記複数のモード設定手段のうちの任意のモード設定手段には、第1のウエハーバーンイン信号をそれぞれ与え、他のモード設定手段には該第1のウエハーバーンイン信号とは独立の第2のウエハーバーンイン信号をそれぞれ与え、該第2のウエハーバーンイン信号をイネーブルにする事により、少なくとも2本以上の前記ワード線を同時に立ち上げる構成にしたことを特徴とするロウアドレスデコードライン回路。

IPC (4件)：

G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/407 ,  G11C 11/401

FI (4件)：

G11C 29/00 671 F ,  G01R 31/28 B ,  G11C 11/34 354 D ,  G11C 11/34 371 A

Fターム (13件)：

2G032AA07 ,  2G032AB02 ,  2G032AK14 ,  5B024AA15 ,  5B024BA13 ,  5B024BA18 ,  5B024CA07 ,  5B024EA01 ,  5B024EA04 ,  5L106AA01 ,  5L106DD06 ,  5L106DD11 ,  5L106GG07

引用特許：

審査官引用 (4件)

• 半導体記憶装置および半導体集積回路装置用半製品
  公報種別：公開公報   出願番号：特願平7-160394   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-132069   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-215920   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-229083   出願人：日本電気アイシーマイコンシステム株式会社