特許
J-GLOBAL ID：200903088622676028

半導体装置およびその製造方法

発明者：
定別当 裕康

定別当 裕康 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願2003-428530
公開番号（公開出願番号）：特開2005-191157
出願日： 2003年12月25日
公開日（公表日）： 2005年07月14日
要約：
【課題】 ベース板上にCSPと呼ばれる半導体構成体が設けられ、半導体構成体の周囲におけるベース板上に絶縁層が設けられ、半導体構成体および絶縁層上に上層配線が設けられ、上層配線の接続パッド部上に半田ボールが設けられた半導体装置において、それが搭載される回路基板を含む全体としての小型化を図る。【解決手段】 半導体構成体2の周囲におけるベース板1上に設けられた絶縁層21内の上下導通部37を除く部分はデッドスペースであるため、このデッドスペース内におけるベース板1上にコンデンサや抵抗等からなるチップ部品16を設けると、回路基板を含む全体としてのより一層の小型化を図ることができる。【選択図】 図1
請求項（抜粋）：
ベース部材と、前記ベース部材上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する少なくとも1つの半導体構成体と、前記ベース部材上に前記半導体構成体に並べて設けられた少なくとも1つのチップ部品と、前記チップ部品を覆い、且つ、前記半導体構成体の周囲における前記ベース部材上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極および前記チップ部品に接続されて設けられ、且つ、接続パッド部を有する少なくとも1層の上層配線とを備えていることを特徴とする半導体装置。
IPC (1件)：
H01L25/00
FI (1件)：
H01L25/00 B
引用特許：
出願人引用 (1件) 審査官引用 (8件)
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