特許
J-GLOBAL ID：200903088856119661

マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法

発明者：
鄭盛宇

鄭盛宇 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (4件)： 大塚 康徳 ,  高柳 司郎 ,  大塚 康弘 ,  木村 秀二
公報種別：公開公報
出願番号（国際出願番号）：特願2004-181431
公開番号（公開出願番号）：特開2005-044342
出願日： 2004年06月18日
公開日（公表日）： 2005年02月17日
要約：
【課題】マルチプロセッサシステム及びマルチプロセッサシステムのキャッシュ一貫性維持方法を提供する。【解決手段】各々が少なくとも一つのキャッシュメモリを内蔵した複数のプロセッサと、すくなくとも二つのプロセッサによって共有されるメモリユニットとを含むマルチプロセッサシステムは、前記メモリユニットの各データブロックに対する前記キャッシュメモリの共有情報を保持することができるように配列されたディレクトリメモリ、及び、前記プロセッサのうちの一つから前記メモリユニットの任意のデータブロックに対するアクセス要求が受信された場合において、前記ディレクトリメモリを参照して前記要求されたデータブロックが他のプロセッサによって共有されている場合には、共有しているプロセッサに対してインタラプトを伝送する制御ユニットを備える。このような本発明のマルチプロセッサシステムは、キャッシュ一貫性維持のための複雑なロジックを使用しないことによって、システムの電力消耗を減らすことができる。【選択図】図1
請求項（抜粋）：
各々が少なくとも一つのキャッシュメモリを有する複数のプロセッサと、 少なくとも一つのデータブロックを有し、少なくとも二つのプロセッサにより共有されるメモリユニットと、 前記少なくとも一つのデータブロックを共有するプロセッサを示す情報を保持するためのディレクトリメモリと、 前記複数のプロセッサと前記ディレクトリメモリとの間に連結された制御ユニットとを含み、 前記制御ユニットは、前記ディレクトリメモリ内の情報が、前記複数のプロセッサのうち第1プロセッサが前記少なくとも一つのデータブロックを共有していることを示していて、かつ、前記制御ユニットが、前記複数のプロセッサのうち第2プロセッサから前記メモリユニットの前記少なくとも一つのデータブロックに対するアクセス要求を受信した場合において、前記複数のプロセッサのうち前記第1プロセッサに対してインタラプト信号を伝送することを特徴とするマルチプロセッサシステム。
IPC (2件)：
G06F12/08 ,  G06F15/177
FI (6件)：
G06F12/08 531E ,  G06F12/08 503B ,  G06F12/08 509Z ,  G06F12/08 531B ,  G06F12/08 579 ,  G06F15/177 682J
Fターム (11件)：
5B005JJ01 ,  5B005JJ22 ,  5B005KK14 ,  5B005MM05 ,  5B005MM23 ,  5B005NN02 ,  5B005PP02 ,  5B005PP11 ,  5B005PP21 ,  5B045DD01 ,  5B045DD13
引用特許：
出願人引用 (10件)
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審査官引用 (10件)
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