特許
J-GLOBAL ID：200903088863059976

パターン発生方法、半導体装置の製造方法、半導体装置及びプログラム

発明者：
羽多野 正亮

羽多野 正亮 について

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西岡 岳

西岡 岳 について

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藤巻 剛

藤巻 剛 について

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岡崎 元哉

岡崎 元哉 について

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和田 純一

和田 純一 について

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金子 尚史

金子 尚史 について

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東 和幸

東 和幸 について

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吉田 健司

吉田 健司 について

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松永 範昭

松永 範昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について

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東芝マイクロエレクトロニクス株式会社

東芝マイクロエレクトロニクス株式会社 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-321571
公開番号（公開出願番号）：特開2006-156998
出願日： 2005年11月04日
公開日（公表日）： 2006年06月15日
要約：
【課題】 孤立パターン周辺の領域のパターン被覆率を増加させることができるパターン発生方法を提供する。【解決手段】 層間絶縁膜に設けられる配線パターン、及び層間絶縁膜に埋め込まれるホールパターンの配線レイアウト及びホールレイアウトを取得して、同一配線層内で配線パターンを配置するパターン処理領域においてホールレイアウトの中から配線パターンに接続されるホールパターンを抽出する。ホールパターンを含むように第1の処理領域を抽出して、第1の処理領域に含まれる配線パターンのパターン被覆率を算出する。そして、第1の処理領域にパターン被覆率に基づいて追加パターンを発生させる。【選択図】図17
請求項（抜粋）：
入力部、パターン抽出部、領域抽出部、被覆率算出部、パターン処理部を備えるパターン発生システムにより実施されるパターン発生方法であって、 設計情報ファイルから配線パターンを規定する配線レイアウトデータ、及び前記配線パターンに接続可能なホールパターンを規定するホールレイアウトデータを前記入力部が読み出し、 同一配線層レベル内でパターン処理領域の前記配線パターンに接続されるホールパターンを前記パターン抽出部が抽出し、 前記ホールパターンを含む第1の処理領域を領域抽出部が抽出し、 前記第1の処理領域に含まれる前記配線パターンのパターン被覆率を前記被覆率算出部が算出し、 前記第1の処理領域に前記パターン被覆率に基づいて追加パターンを前記パターン処理部が発生させる ことを含むことを特徴とするパターン発生方法。
IPC (4件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/82 ,  G06F 17/50
FI (3件)：
H01L21/88 Z ,  H01L21/82 W ,  G06F17/50 658N
Fターム (45件)：
5B046AA08 ,  5B046BA06 ,  5F033HH11 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033KK11 ,  5F033KK17 ,  5F033KK18 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR25 ,  5F033UU04 ,  5F033VV01 ,  5F064DD26 ,  5F064EE06 ,  5F064EE14 ,  5F064EE15 ,  5F064EE22 ,  5F064EE27 ,  5F064GG03 ,  5F064HH06 ,  5F064HH12
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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