特許
J-GLOBAL ID：200903089003622157
複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
大島 陽一
公報種別：公表公報
出願番号（国際出願番号）：特願2000-620671
公開番号（公開出願番号）：特表2003-509836
出願日： 2000年05月24日
公開日（公表日）： 2003年03月11日
要約：
【要約】パワーMOSFETのようなトレンチ半導体デバイスにおいて、トレンチ(250)のコーナーにおける大きな電界はトレンチ(250)の底部におけるゲート酸化物層(244)の厚さを増大することによって低減される。そのようなデバイスを製造するためのいくつかのプロセスが開示される。プロセスの1グループでは、トレンチ(268)がエッチングされた後に酸化ケイ素(272)の方向性被着が行われ、トレンチ(268)の底に厚い酸化物層(270)が形成される。トレンチ(268)の壁に被着した酸化物は、壁上に薄いゲート酸化物層(276)が成長される前に除去される。続いてトレンチ(268)に1段階または2段階でポリシリコン(278)が充填される。プロセスの変形例では、トレンチ(268)の壁をエッチングする前に、トレンチ(268)の底部の酸化物(270)上に少量のフォトレジストが被着される。別の方法として、ポリシリコン(320)をトレンチ(268)中に被着させた後、一部(322)のみがトレンチ(268)の底に残るまでエッチバックすることもできる。続いてポリシリコン(320)は酸化され、トレンチ(268)はポリシリコンで満たされる。これらのプロセスは、酸化物の方向性被着に続いてポリシリコンの充填及び酸化を行うようにして、組み合わせることができる。“鍵穴”形ゲート電極(634)の形成方法は、トレンチ(606)の底にポリシリコンを被着する過程と、ポリシリコンの上面を酸化する過程と、酸化されたポリシリコンをエッチングする過程と、トレンチ(606)をポリシリコンで充填する過程とを含む。
請求項（抜粋）：
トレンチ半導体素子の製造方法であって、 半導体材料を用意する過程と、 反応チャンバ内に前記半導体材料を導入する過程と、 前記半導体材料にトレンチを形成する過程と、 前記チャンバ内で、電荷を帯びた誘電体の粒子を生成する過程と、 前記チャンバ内に電界を形成する過程と、 前記トレンチ内に前記誘電体の層を形成する過程と、 前記誘電体が、前記トレンチの側壁よりも底部の方で厚く被着されるように、前記電界を利用して、電荷を帯びた粒子を前記半導体材料に向けて加速する過程と、 前記トレンチに導電材料を被着することにより、ゲート電極を形成する過程とを有することを特徴とする方法。
IPC (2件)：
H01L 29/78 653
, H01L 21/336
H01L 29/78 653 A
, H01L 29/78 658 F
出願人引用 (9件)
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審査官引用 (10件)
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