特許
J-GLOBAL ID:200903089201112326
薄膜半導体装置および液晶パネル
発明者:
出願人/特許権者:
代理人 (1件):
船橋 國則
公報種別:公開公報
出願番号(国際出願番号):特願2004-360746
公開番号(公開出願番号):特開2006-171136
出願日: 2004年12月14日
公開日(公表日): 2006年06月29日
要約:
【課題】チャネル領域およびその近傍への迷光の入射を防ぐことが可能で光リーク電流の少ない薄膜トランジスタを有する薄膜半導体装置を提供する。【解決手段】基板3上に設けられた配線パターン5と、配線パターン5を覆う層間絶縁膜7と、層間絶縁膜7上に設けられた半導体層9と、ゲート絶縁膜11を介して半導体層9上を横切る状態で設けられ層間絶縁膜7に形成された接続孔7aを介して配線パターン5に接続されたゲート電極13とを備えた薄膜半導体装置1において、ゲート電極13は、ゲート電極13が上部に重ねて配置された半導体層9のチャネル領域9aを挟んだ両側において、接続孔7aを介して配線パターン5に接続されている。【選択図】図1
請求項(抜粋):
基板上に設けられた配線パターンと、
前記配線パターンを覆う層間絶縁膜と、
前記層間絶縁膜上にパターン形成された半導体層と、
ゲート絶縁膜を介して前記半導体層上を横切る状態で設けられ、前記層間絶縁膜に形成された接続孔を介して前記配線パターンに接続されたゲート電極とを備えた薄膜半導体装置において、
前記ゲート電極は、当該ゲート電極が上部に重ねて配置された前記半導体層のチャネル領域を挟んだ両側において、前記接続孔を介して前記配線パターンに接続されている
ことを特徴とする薄膜半導体装置。
IPC (5件):
G02F 1/136
, H01L 21/28
, H01L 29/786
, H01L 29/423
, H01L 29/49
FI (6件):
G02F1/1368
, H01L21/28 301D
, H01L29/78 617K
, H01L29/78 619B
, H01L29/78 612C
, H01L29/58 G
Fターム (83件):
2H092JA25
, 2H092JA28
, 2H092JA34
, 2H092JA38
, 2H092JA42
, 2H092JA46
, 2H092JB13
, 2H092JB23
, 2H092JB32
, 2H092JB54
, 2H092JB64
, 2H092JB68
, 2H092KA04
, 2H092KA05
, 2H092KA12
, 2H092KA16
, 2H092KA18
, 2H092KA22
, 2H092KB02
, 2H092KB04
, 2H092KB24
, 2H092KB25
, 2H092MA01
, 2H092MA12
, 2H092MA25
, 2H092MA27
, 2H092NA07
, 2H092NA25
, 2H092PA09
, 2H092QA06
, 2H092RA05
, 4M104AA01
, 4M104AA08
, 4M104AA09
, 4M104BB01
, 4M104BB40
, 4M104CC05
, 4M104FF14
, 4M104GG09
, 4M104GG20
, 5F110AA06
, 5F110AA21
, 5F110BB01
, 5F110CC02
, 5F110DD03
, 5F110DD13
, 5F110EE02
, 5F110EE05
, 5F110EE09
, 5F110EE14
, 5F110EE22
, 5F110EE24
, 5F110EE38
, 5F110EE45
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG13
, 5F110GG15
, 5F110HJ01
, 5F110HJ13
, 5F110HL01
, 5F110HL02
, 5F110HL03
, 5F110HL04
, 5F110HL05
, 5F110HL12
, 5F110HM04
, 5F110HM15
, 5F110NN03
, 5F110NN04
, 5F110NN05
, 5F110NN23
, 5F110NN35
, 5F110NN42
, 5F110NN44
, 5F110NN45
, 5F110NN46
, 5F110NN47
, 5F110NN48
, 5F110NN72
, 5F110NN73
, 5F110QQ19
引用特許:
出願人引用 (5件)
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審査官引用 (4件)