特許
J-GLOBAL ID：200903089370850891
強誘電体メモリデバイス及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-188840
公開番号（公開出願番号）：特開2000-068469
出願日： 1999年07月02日
公開日（公表日）： 2000年03月03日
要約：
【要約】 (修正有)【課題】 誘電体膜内のBi成分が揮発することを防止し、かつ誘電体膜内にリーク電流が発生するのを防止する。【解決手段】 トランジスタ及び電荷蓄積ノードが形成された半導体基板21を提供する段階;前記半導体基板表面に電荷蓄積電極用導電層30,31を蒸着する段階;前記導電層の上部に強誘電性膜を蒸着する段階;前記強誘電性膜及び導電層を所定部分パターニングし、誘電体膜320及び電荷蓄積電極310を形成する段階;前記半導体基板の上部に誘電体膜及び電荷蓄積電極を覆うように誘電体保護膜33を形成する段階;前記誘電体膜の所定部分が露出するように誘電体保護膜を所定部分パターニングする段階;及び前記誘電体保護膜間の誘電体膜の上部にプレート電極340を形成する段階を含む強誘電性メモリデバイスの製造方法。
請求項（抜粋）：
トランジスタ及び電荷蓄積ノードが形成された半導体基板を提供する段階;前記半導体基板表面に電荷蓄積電極用導電層を蒸着する段階;前記導電層の上部に強誘電性膜を蒸着する段階;前記強誘電性膜及び導電層を所定部分パターニングし、誘電体膜及び電荷蓄積電極を形成する段階;前記半導体基板の上部に誘電体膜及び電荷蓄積電極を覆うように誘電体保護膜を形成する段階;前記誘電体膜の所定部分が露出するように誘電体保護膜を所定部分パターニングする段階;及び前記誘電体保護膜間の誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする強誘電性メモリデバイスの製造方法。
IPC (8件)：
H01L 27/10 451
, H01L 27/04
, H01L 21/822
, H01L 27/108
, H01L 21/8242
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 27/04 C
, H01L 27/10 651
, H01L 29/78 371
