特許

J-GLOBAL ID：200903089604824229

半導体装置及びその製造方法

発明者： 渡邉 健一 ,  池田 雅延 ,  木村 孝浩
出願人/特許権者： 富士通株式会社
代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願2002-256152
公開番号（公開出願番号）：特開2004-095916
出願日： 2002年08月30日
公開日（公表日）： 2004年03月25日
要約：

【課題】内部応力発生時にその応力がビアに偏って集中することを防止し、それに起因する配線機能の劣化を回避することを可能とする。【解決手段】素子形成領域と外部とを電気的に接続するためのものであり、素子形成領域に付随して低誘電率絶縁膜が形成されて成るパッド形成領域において、パッド形成領域の低誘電率絶縁膜に形成されるビアであるCu膜が、素子形成領域のビアであるCu膜より高密度に配置される。【選択図】 図11

請求項（抜粋）：

低誘電率絶縁膜に配線構造を含む素子領域と、 前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含み、 前記パッド領域内において前記低誘電率絶縁膜に形成された第1の接続孔の占有密度が、前記素子領域の前記配線構造の何れかの部位における第2の接続孔の占有密度よりも高いことを特徴とする半導体装置。

IPC (5件)：

H01L21/3205 ,  H01L21/60 ,  H01L21/768 ,  H01L21/8234 ,  H01L27/088

FI (5件)：

H01L21/88 T ,  H01L21/60 301P ,  H01L21/90 A ,  H01L27/08 102D ,  H01L21/92 602J

Fターム (70件)：

5F033HH04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH32 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK11 ,  5F033KK32 ,  5F033LL04 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033NN34 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ65 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033RR29 ,  5F033TT02 ,  5F033TT04 ,  5F033TT08 ,  5F033VV07 ,  5F033XX01 ,  5F033XX03 ,  5F033XX17 ,  5F033XX18 ,  5F033XX19 ,  5F033XX24 ,  5F033XX25 ,  5F044EE04 ,  5F044EE06 ,  5F044EE11 ,  5F044EE14 ,  5F044EE21 ,  5F044QQ05 ,  5F048AA01 ,  5F048AC01 ,  5F048BB05 ,  5F048BC06 ,  5F048BC12 ,  5F048BF01 ,  5F048BF07 ,  5F048BF12 ,  5F048BF16 ,  5F048BF17 ,  5F048BG14 ,  5F048DA25

引用特許：

審査官引用 (7件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-371081   出願人：日本電気株式会社
• 特許第6198170号
  
• 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
  公報種別：公開公報   出願番号：特願平10-144715   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-219987   出願人：株式会社東芝
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-181014   出願人：富士通株式会社
• 特許第6198170号
  
• 特許第6198170号