特許
J-GLOBAL ID：200903089632243010

半導体装置、レイアウトデータ設計装置、及び記録媒体

発明者：
深澤 真治

深澤 真治 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

, 
富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 恩田 博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-387264
公開番号（公開出願番号）：特開2002-190572
出願日： 2000年12月20日
公開日（公表日）： 2002年07月05日
要約：
【要約】【課題】多電源レイアウトにおけるセルの配置及び電源配線の接続を簡素化し、レイアウト設計時間の短縮を図ることができる半導体装置、レイアウトデータ設計装置、及び記録媒体を提供する。【解決手段】機能ブロック10は、内部スタンダードセル11〜16及びレベルコンバータセル17〜19を含み、レベルコンバータセル17〜19は、機能ブロック10の内周辺部に配置される。同じく機能ブロック20に内部スタンダードセル21〜26及びレベルコンバータセル27〜29が配置される。機能ブロック10,20のブロック間にリピータセル31〜38が配置される。内部スタンダードセル11〜16,21〜26の電源端子VDDblockは、リピータセル31〜38の電源端子VDDtopと異なる位置(高さ)に設ける。レベルコンバータセル17〜19,27〜29は電源端子VDDblock,VDDtopを有し、一体型に形成される。
請求項（抜粋）：
複数種類の電源電圧を供給する電源配線を備えた半導体装置において、第1のブロックに電源電圧を供給する第1の電源端子を有した第1のスタンダードセルと、前記第1のブロックの電源電圧と異なる電源電圧を供給する第2の電源端子を、前記第1の電源端子と異なる位置に有した第2のスタンダードセルと、前記第1及び第2の電源端子を含み、一体に形成されるレベルコンバータセルとを同一セル列に配置したことを特徴とする半導体装置。
IPC (5件)：
H01L 27/04 ,  H01L 21/822 ,  G06F 17/50 658 ,  G06F 17/50 ,  H01L 21/82
FI (6件)：
G06F 17/50 658 A ,  G06F 17/50 658 K ,  H01L 27/04 D ,  H01L 21/82 B ,  H01L 21/82 C ,  H01L 21/82 L
Fターム (27件)：
5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5F038CA03 ,  5F038CA05 ,  5F038CA17 ,  5F038CD02 ,  5F038DF01 ,  5F038DF14 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA04 ,  5F064BB30 ,  5F064DD12 ,  5F064DD14 ,  5F064DD20 ,  5F064EE16 ,  5F064EE17 ,  5F064EE22 ,  5F064EE27 ,  5F064EE52 ,  5F064HH02 ,  5F064HH06 ,  5F064HH11 ,  5F064HH12 ,  5F064HH13 ,  5F064HH14
引用特許：
審査官引用 (8件)
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