特許
J-GLOBAL ID：200903089762875396
マスクパターン補正方法およびフォトマスク
発明者：
出願人/特許権者：
代理人 (3件)：
原 謙三
, 木島 隆一
, 金子 一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-096707
公開番号（公開出願番号）：特開2004-302263
出願日： 2003年03月31日
公開日（公表日）： 2004年10月28日
要約：
【課題】マスクパターンの補正精度を維持しつつ、OPC処理自体の処理時間を短縮すると共に、補正後の領域検証の必要を無くして、OPC処理全体にかかる時間を短縮することが可能なマスクパターンの補正方法を提供する。【解決手段】半導体回路の回路パターン形成工程において使用するマスクパターンに対してシミュレーションベースOPCとルールベースOPCとを施して、該マスクパターンを所望の寸法となるように補正する場合、マスクパターンに対応する補正対象となるパターンに対してシミュレーションベースOPC補正を行うステップS2と、上記ステップS2でのシミュレーションベースOPC補正による補正量が十分でない領域に対して、上記ルールベースOPC補正を行うステップS3とを実行する。【選択図】 図1
請求項（抜粋）：
半導体回路の回路パターン形成工程において使用するマスクパターンに対して異なる2種類以上の補正処理を施して、該マスクパターンを所望の寸法となるように補正するマスクパターン補正方法において、
上記2種類以上の補正処理のうち、一つの補正処理を、補正対象となるパターンを複数の領域に分割し、分割した領域に対して補正処理を施す第1補正処理とし、
次の補正処理を、パターンの補正量の許容値が上記第1補正処理におけるパターンの補正量の許容値以下の第2補正処理としたとき、
上記マスクパターンに対応する補正対象となるパターンに対して上記第1補正処理を施す際に、
上記補正対象となるパターンを、複数の領域に分割する工程と、
上記工程において分割された複数の領域のうち、パターンの補正量の許容値が上記第1補正処理の許容値以下の領域に対して、上記第2補正処理を施す工程と、
を実行することを特徴とするマスクパターン補正方法。
IPC (3件)：
G03F1/08
, G06F17/50
, H01L21/027
G03F1/08 A
, G06F17/50 658M
, H01L21/30 502P
2H095BB01
, 5B046AA08
, 5B046BA06
