特許
J-GLOBAL ID：200903090097150995

表示装置の製造方法および表示装置

発明者：
国井 正文

国井 正文 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2003-336940
公開番号（公開出願番号）：特開2005-108931
出願日： 2003年09月29日
公開日（公表日）： 2005年04月21日
要約：
【課題】多結晶性の半導体を用いた積層型のTFTを用いて、CMOS構成の駆動回路を面内均一に形成することが可能な表示装置の製造方法。【解決手段】基板12上にゲート電極32、ゲート絶縁膜を形成した後、反応性熱CVD法によって多結晶性半導体膜からなる活性層34を形成する。n型TFT領域12nと、p型TFT領域12pのゲート電極32の形状のエッチングストッパ層35aを介して、反応性熱CVD法によって成膜したp型ソース・ドレイン層37をp型TFT領域12pのみに残し、さらに活性層34を島状にパターニングする。n型TFT領域12nのゲート電極32の形状のエッチングストッパ層35aを介して、反応性熱CVD法によって、n型ソース・ドレイン層40を成膜する。p型/n型ソース・ドレイン層37,40をパターニングして、p型/n型ソース・ドレイン37a,37b,40a,40bを形成する。【選択図】図4
請求項（抜粋）：
基板上に第1導電型の薄膜トランジスタと第2導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなる表示装置の製造方法であって、 前記基板上にゲート電極を形成し、これをゲート絶縁膜で覆う第1工程と、 複数の異なるガスの反応エネルギーを利用する反応性熱CVD法によって、前記ゲート絶縁膜上に多結晶性の半導体薄膜からなる活性層を形成する第2工程と、 前記第1導電型の薄膜トランジスタを形成する第1領域部分、および前記第2導電型の薄膜トランジスタを形成する第2領域における前記ゲート電極上を覆う形状の絶縁性のエッチングストッパ層を、前記活性層上に形成する第3工程と、 前記反応性熱CVD法によって、第2導電型不純物を含有する多結晶性の半導体薄膜からなる第2導電型ソース・ドレイン層を、前記エッチングストッパ層を覆う状態で前記活性層上に成膜する第4工程と、 前記第2領域を覆うレジストパターンをマスクに用いたエッチングによって、前記第2領域を覆う形状に前記第2導電型ソース・ドレイン層をパターニングし、さらに当該レジストパターンと前記エッチングストッパ層とをマスクにしたエッチングによって、前記第1領域および前記第2領域を覆う形状に前記活性層をパターニングする第5工程と、 前記第1領域のエッチングストッパ層を前記ゲート電極上を覆う形状にパターニングする第6工程と、 前記反応性熱CVD法によって、第1導電型不純物を含有する多結晶性の半導体薄膜からなる第1導電型ソース・ドレイン層を、前記エッチングストッパ層および前記第2導電型ソース・ドレイン層を覆う状態で成膜する第7工程と、 前記第2導電型ソース・ドレイン層および前記第1導電型ソース・ドレイン層をパターニングすることにより、前記第1領域に前記第1導電型ソース・ドレイン層からなる第1導電型ソース・ドレインを形成し、前記第2領域に前記第2導電型ソース・ドレイン層上に前記第1導電型ソース・ドレイン層を積層してなる第2導電型ソース・ドレインを形成する第8工程とを行う ことを特徴とする表示装置の製造方法。
IPC (4件)：
H01L21/336 ,  G02F1/1368 ,  H01L29/786 ,  H05B33/14
FI (6件)：
H01L29/78 616L ,  G02F1/1368 ,  H05B33/14 A ,  H01L29/78 613A ,  H01L29/78 612B ,  H01L29/78 618A
Fターム (70件)：
2H092GA51 ,  2H092GA60 ,  2H092JA24 ,  2H092JA26 ,  2H092JA34 ,  2H092JA37 ,  2H092MA02 ,  2H092MA08 ,  2H092MA17 ,  2H092MA35 ,  2H092NA25 ,  2H092NA26 ,  2H092PA06 ,  3K007AB17 ,  3K007BA06 ,  3K007DB03 ,  3K007FA00 ,  3K007GA00 ,  5F110AA09 ,  5F110AA16 ,  5F110AA28 ,  5F110BB02 ,  5F110BB04 ,  5F110CC05 ,  5F110CC07 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE02 ,  5F110EE04 ,  5F110EE06 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF29 ,  5F110FF30 ,  5F110FF32 ,  5F110GG01 ,  5F110GG02 ,  5F110GG13 ,  5F110GG16 ,  5F110GG19 ,  5F110GG25 ,  5F110GG32 ,  5F110GG35 ,  5F110GG44 ,  5F110GG55 ,  5F110HK08 ,  5F110HK09 ,  5F110HK14 ,  5F110HK21 ,  5F110HK25 ,  5F110HK34 ,  5F110HL06 ,  5F110HL23 ,  5F110NN03 ,  5F110NN04 ,  5F110NN14 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN35 ,  5F110NN36 ,  5F110NN72 ,  5F110QQ09 ,  5F110QQ12 ,  5F110QQ19 ,  5F110QQ23 ,  5F110QQ24 ,  5F110QQ25
引用特許：
出願人引用 (1件) 審査官引用 (5件)
  • 特開平1-259555
  • 液晶表示装置
    公報種別：公開公報   出願番号：特願平8-302632   出願人：株式会社日立製作所
  • P型結晶質シリコン薄膜の形成方法
    公報種別：公開公報   出願番号：特願平3-205120   出願人：沖電気工業株式会社
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