特許
J-GLOBAL ID：200903090567983506

半導体記憶装置及びその製造方法

発明者：
那須 徹

那須 徹 について

, 
長野 能久

長野 能久 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-104692
公開番号（公開出願番号）：特開2003-051583
出願日： 2002年04月08日
公開日（公表日）： 2003年02月21日
要約：
【要約】【課題】 容量素子の下部電極が酸素バリア膜として有している酸化イリジウム膜のバリア性を確実に向上させる。【解決手段】 半導体基板10上には電界効果型トランジスタを覆うように層間絶縁膜14が形成されており、該層間絶縁膜14にはドレイン領域12と接続されるようにコンタクトプラグ15が形成されている。層間絶縁膜14の上にはコンタクトプラグ15と接続されるように容量素子の下部電極16が形成されており、該下部電極16は、第1の導電性バリア膜16a、酸化イリジウム膜よりなる第2の導電性バリア膜(酸素バリア膜)16b及び金属膜16cより構成されている。第2の導電性バリア膜16bを構成する粒状結晶の平均結晶粒径は膜厚の1/2以下である。
請求項（抜粋）：
半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトプラグと、前記層間絶縁膜の上に形成され、電極が前記コンタクトプラグと接続された容量素子とを備え、前記電極は酸素バリア膜として酸化イリジウム膜を有し、前記酸化イリジウム膜を構成する粒状結晶の平均結晶粒径は前記酸化イリジウム膜の厚さの1/2以下であることを特徴とする半導体記憶装置。
Fターム (12件)：
5F083FR02 ,  5F083GA25 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083NA08 ,  5F083PR22 ,  5F083PR33
引用特許：
審査官引用 (4件)
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