半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：藤島洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-202825
公開番号（公開出願番号）：特開2001-035937
出願日： 1999年07月16日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 nMOSトランジスタ形成領域およびpMOSトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有するSRAMにおいて、配線寄生容量に起因したビット線遅延を低減させる。【解決手段】メインワード線112Aは、ビット線コンタクト121を避けるようにセルの2列に1本の割合で、かつ2列に接する1列に跨がるような形状となっている。これによりメインワード線112Aをビット線131a,131bの下層に容易に形成することができる。ビット線131a,131bにおいて、メインワード線112Aとの間の配線寄生容量が低減され、ビット線遅延がなくなり、メモリ動作の遅延時間を低減させることができる。

請求項（抜粋）：

各メモリセルが、クロス接続された第1および第2のnMOSトランジスタと、前記nMOSトランジスタのドレインと電源線との間にそれぞれ接続された第1および第2のpMOSトランジスタとを含み、かつ、第1および第2のnMOSトランジスタが形成されるnMOSトランジスタ形成領域および前記第1および第2のpMOSトランジスタが形成されるpMOSトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有する半導体記憶装置であって、所定のワード線ドライバに共通の駆動信号を入力するためのメインワード線を有し、前記メインワード線が、前記ビット線の下層に形成されると共に、前記ビット線と下層のトランジスタ領域とを電気的に接続するためのビット線コンタクトを避けて配線されていることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 21/8244 , H01L 27/11

Fターム (12件)：

5F083BS27 , 5F083BS46 , 5F083BS47 , 5F083BS48 , 5F083GA03 , 5F083JA53 , 5F083KA03 , 5F083KA05 , 5F083LA01 , 5F083LA12 , 5F083LA16 , 5F083LA21

引用特許：

出願人引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝
半導体集積回路装置
公報種別：公開公報出願番号：特願平7-047365 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平3-218691 出願人：株式会社日立製作所

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審査官引用 (5件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝
半導体集積回路装置
公報種別：公開公報出願番号：特願平7-047365 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体メモリ
公報種別：公開公報出願番号：特願平3-218691 出願人：株式会社日立製作所

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