特許
J-GLOBAL ID：200903091047479070

半導体集積回路装置とその製造方法

発明者：
駒田 大輔

駒田 大輔 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

, 
富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-067165
公開番号（公開出願番号）：特開2002-270608
出願日： 2001年03月09日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 ビア孔と耐湿リング溝とのエッチングにおいて、エッチングストッパ膜の膜減りを低減し、下層配線へのダメージを最小にする。【解決手段】 半導体集積回路装置は、半導体基板中央部の回路領域に形成された複数の半導体素子と、半導体基板上に形成された複数の絶縁層と、絶縁層内に形成されたビア孔と配線パターン溝とを有する複数段の配線層用空洞と、ビア孔を埋めるビア導電体と配線パターン溝を埋める配線パターンとを有する複数段の配線層と、回路領域をループ状に取り囲んで、絶縁層を貫通して形成され、複数段の配線層用空洞と対応した複数段構成の耐湿リング溝であって、各ビア孔に対応する耐湿リング溝の幅は該ビア孔の最小径よりも小さい耐湿リング溝と、耐湿リング溝を埋める導電耐湿リングとを有する。
請求項（抜粋）：
中央部に画定された回路領域と、その周縁部をループ状に取り囲む耐湿リング領域とを有する半導体基板と、前記回路領域に形成された複数の半導体素子と、前記半導体基板上に形成された複数の絶縁層と、前記回路領域上で前記複数の絶縁層内に形成された複数段の配線層用空洞であって、各段の配線層用空洞が下側のビア孔と上側の配線パターン溝とを有する複数段の配線層用空洞と、前記複数段の配線層用空洞内に形成された複数段の配線層であって、各配線層が前記ビア孔を埋める下側のビア導電体と前記配線パターン溝を埋める上側の配線パターンとを有し、該ビア導電体は異なる配線層の配線パターン間もしくは配線パターンと前記半導体素子との間の電気的接続を形成する複数段の配線層と、前記半導体基板の回路領域をループ状に取り囲んで、前記耐湿リング領域の複数の絶縁層を貫通して形成され、前記複数段の配線層用空洞と対応した複数段構成の耐湿リング溝であって、各前記ビア孔に対応する耐湿リング溝の幅は該ビア孔の最小径よりも小さい耐湿リング溝と、前記ビア導電体および前記配線パターンと同一の層で形成され、前記耐湿リング溝を埋める導電耐湿リングとを有する半導体集積回路装置。
Fターム (48件)：
5F033HH04 ,  5F033HH07 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH18 ,  5F033HH19 ,  5F033HH32 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK00 ,  5F033KK07 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033KK13 ,  5F033KK14 ,  5F033KK18 ,  5F033KK19 ,  5F033MM01 ,  5F033MM02 ,  5F033MM05 ,  5F033MM07 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP26 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR14 ,  5F033RR15 ,  5F033VV00 ,  5F033XX18
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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