特許
J-GLOBAL ID：200903091273845217

半導体装置

発明者：
小林 祐也

小林 祐也 について

, 
山田 耕平

山田 耕平 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 山本 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2005-316493
公開番号（公開出願番号）：特開2007-123706
出願日： 2005年10月31日
公開日（公表日）： 2007年05月17日
要約：
【課題】通常基板を用いて、製造コストが低く、基板への抜け電流を低減できる半導体装置を提供する。【解決手段】通常基板であるp型半導体基板1の表面層に深いn型ウェル領域2を形成し、n型ウェル領域2の表面層に浅いp型ウェル領域3を形成してトリプルウェル構造とする。p型ウェル領域3の表面層にn型ソース領域4、n型ドレイン領域5およびp型アノード領域11を形成し、さらにLDD構造である浅いn型領域6、7を形成し、このn型領域6、7に挟まれたp型ウェル領域3上にゲート酸化膜8を介してゲート電極9を形成し、n型ウェル領域2とp型半導体基板1の表面層にn型領域12、p型領域13を形成する。n型ソース領域4、p型アノード領域11およびn型領域12を短絡することで、p型ウェル領域3とn型ウェル領域2のpn接合を短絡して、p型アノード領域11からp型半導体基板1への抜け電流を防止する。【選択図】 図1
請求項（抜粋）：
第一導電型半導体基板と、該第一導電型半導体基板の表面層に形成される第二導電型ウェル領域と、該第二導電型ウェル領域の表面層に形成される第一導電型ウェル領域と、該第一導電型ウェル領域の表面層に形成される第二導電型ソース領域および第二導電型ドレイン領域と、前記第一導電型ウェル領域の表面層に形成される第一導電型領域と、前記第二導電型ソース領域と前記第二導電型ドレイン領域に挟まれた前記第一導電型ウェル領域上にゲート絶縁膜を介して形成されるゲート電極と、を有する半導体装置であって、 前記第一導電型領域に接触するアノード電極と、前記ドレイン領域に接触するカソード電極と、前記第一導電型ウェル領域と同電位または前記第一導電型ウェル領域とのpn接合に逆バイアスを与える電位を前記第二導電型ウェル領域に与えるための電極を備え、前記第一導電型領域と前記第二導電型ソース領域を短絡することを特徴とする半導体装置。
IPC (7件)：
H01L 29/861 ,  H01L 21/823 ,  H01L 27/06 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 27/08 ,  H01L 21/76
FI (5件)：
H01L29/91 L ,  H01L27/06 102A ,  H01L27/04 B ,  H01L27/08 331D ,  H01L21/76 M
Fターム (21件)：
5F032AB01 ,  5F032AB05 ,  5F032CA03 ,  5F032CA15 ,  5F032CA17 ,  5F032CA24 ,  5F038AV04 ,  5F038AV06 ,  5F038BB04 ,  5F038DF01 ,  5F038EZ20 ,  5F048AA05 ,  5F048AB10 ,  5F048AC10 ,  5F048BA01 ,  5F048BC06 ,  5F048BE02 ,  5F048BE09 ,  5F048BF16 ,  5F048BF18 ,  5F048DA23
引用特許：
出願人引用 (1件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2003-039885   出願人：三菱電機株式会社
審査官引用 (5件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平4-295854   出願人：三洋電機株式会社
  • 半導体ダイオード
    公報種別：公開公報   出願番号：特願平10-116687   出願人：シチズン時計株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平8-289155   出願人：日本電気株式会社
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