特許
J-GLOBAL ID：200903091657503780
半導体装置および半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
児玉 俊英 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-130460
公開番号（公開出願番号）：特開2002-329796
出願日： 2001年04月27日
公開日（公表日）： 2002年11月15日
要約：
【要約】【課題】 筒状のキャパシタの物理的な強度を確保することができる半導体装置を得る。【解決手段】 半導体基板上のプラグ2が埋め込まれて形成された層間絶縁膜1上に下層層間絶縁膜8と、ストッパ膜9と、ストッパ膜9のエッチング特性と異なるエッチング特性を有する上層層間絶縁膜4とを順次積層し、下層層間絶縁膜8、ストッパ膜9および上層層間絶縁膜4を貫通しプラグ2上に至る開口部10を形成し、開口部10内の内壁上に導電膜7aを形成し、上層層間絶縁膜4をストッパ膜9をエッチングストッパとして除去し、導電膜7aを下部電極7とし、プラグ2に電気的に接続されたキャパシタを形成するものである。
請求項（抜粋）：
半導体基板上のプラグが埋め込まれて形成された層間絶縁膜上に下層層間絶縁膜と、ストッパ膜と、上記ストッパ膜のエッチング特性と異なるエッチング特性を有する上層層間絶縁膜とを順次積層する工程と、上記下層層間絶縁膜、上記ストッパ膜および上記上層層間絶縁膜を貫通し上記プラグ上に至る開口部を形成する工程と、上記開口部内の内壁上に導電膜を形成する工程と、上記上層層間絶縁膜を上記ストッパ膜をエッチングストッパとして除去する工程と、上記導電膜を下部電極とし、上記プラグに電気的に接続されたキャパシタを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8242
, H01L 27/108
5F083AD24
, 5F083AD49
, 5F083GA27
, 5F083MA06
, 5F083MA17
, 5F083PR03
, 5F083PR05
, 5F083PR06
, 5F083PR07
