特許
J-GLOBAL ID：200903091985988944

半導体記憶装置

発明者：
大塚 伸朗

大塚 伸朗 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-167884
公開番号（公開出願番号）：特開2001-076490
出願日： 2000年06月05日
公開日（公表日）： 2001年03月23日
要約：
【要約】【課題】読み出し用のセンス線及び書き込み用のデータ線の線間容量の影響を軽減し、高速で動作マージンの大きい大容量の半導体記憶装置を提供する【解決手段】本発明の半導体記憶装置においては、1カラム又は数カラムごとに設けられたローカルセンスアンプから周辺回路に配置された次段のグローバルセンスアンプまで、読み出しデータ信号を転送するセンス線が、周辺回路に設けられた書き込み制御回路から各カラムに書き込みデータを転送するデータ線によりシールドされる。読み出し用のセンス線と書き込み用のデータ線とが同時に動作しないことを利用して、読み出し、書き込み動作において互いに他をシールド線として用いることにより、隣接する信号線の間、又は各2本の信号線からなる信号線対の間の線間容量によるクロストークを排除し、読み出し速度の低下や、ばらつきを回避することが可能になる。
請求項（抜粋）：
メモリセルアレイのカラムに設けられたカラム選択手段と、前記メモリセルアレイの周辺回路に設けられたセンスアンプと、前記周辺回路に設けられた書き込み制御回路と、前記カラム選択手段から前記センスアンプに読み出しデータ信号を転送するセンス線と、前記書き込み制御回路から前記カラム選択手段に書き込みデータを転送するデータ線とを備え、かつ、前記センス線及び前記データ線が交互に平行に配置されたバス配線を具備することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/41 ,  G11C 11/417 ,  G11C 11/401
FI (3件)：
G11C 11/34 345 ,  G11C 11/34 305 ,  G11C 11/34 371 K
Fターム (9件)：
5B015HH01 ,  5B015JJ22 ,  5B015JJ24 ,  5B015JJ32 ,  5B015KB09 ,  5B015PP02 ,  5B024AA04 ,  5B024BA29 ,  5B024CA27
引用特許：
審査官引用 (6件)
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