特許
J-GLOBAL ID：200903092243426666

抵抗変化層をストレージノードとして備えるメモリ素子の製造方法

発明者：
朴 允 童

朴 允 童 について

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金 元 柱

金 元 柱 について

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田 ▲尚▼ 勳

田 ▲尚▼ 勳 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (3件)： 磯野 道造 ,  多田 悦夫 ,  柏木 忍
公報種別：公開公報
出願番号（国際出願番号）：特願2005-326082
公開番号（公開出願番号）：特開2006-140491
出願日： 2005年11月10日
公開日（公表日）： 2006年06月01日
要約：
【課題】抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を4F2未満に減らせるメモリ素子の製造方法を提供する。【解決手段】下部膜上に半導体層44a、46,48、抵抗変化層50及び第1物質層を順次積層し、第1物質層に抵抗変化層50が露出されるストライプ状の第1ホールを形成し、第2物質層で第1ホールの側壁に第1スペーサ58aを形成し、第1ホールを、第1スペーサ58aを覆う第3物質層で満たし、第1物質層を除去し、第1スペーサ58aの側面に第4物質層で第2スペーサ66aを形成し、第3物質層を除去し、第1スペーサ58a及び第2スペーサ66aをマスクとして使用して、抵抗変化層50を含む第2積層物に下部膜が露出されるストライプ状の第2ホール90を形成するメモリ素子の製造方法である。【選択図】図28
請求項（抜粋）：
ワードラインとビットラインとが交差する部分にデータが保存されるメモリ素子の製造方法において、 下部膜上に導電性物質層、ダイオード層、データ保存層を順次に積層する第1ステップと、 前記データ保存層上に第1物質層を形成する第2ステップと、 前記第1物質層に前記データ保存層が露出されるストライプ状の第1ホールを形成する第3ステップと、 第2物質層で前記第1ホールの側壁に第1スペーサを形成する第4ステップと、 前記第1ホールを、前記第1スペーサを覆う第3物質層で満たす第5ステップと、 前記第1物質層を除去する第6ステップと、 前記第1スペーサの側面に第4物質層で第2スペーサを形成する第7ステップと、 前記第3物質層を除去する第8ステップと、 前記第1スペーサ及び前記第2スペーサをマスクとして使用して、前記データ保存層を含む第1積層物に前記下部膜が露出されるストライプ状の第2ホールを形成する第9ステップと、 を含むことを特徴とするメモリ素子の製造方法。
IPC (4件)：
H01L 27/10 ,  H01L 27/28 ,  H01L 51/05 ,  H01L 27/105
FI (3件)：
H01L27/10 451 ,  H01L27/10 449 ,  H01L27/10 448
Fターム (9件)：
5F083FZ07 ,  5F083FZ10 ,  5F083GA09 ,  5F083GA10 ,  5F083PR07 ,  5F083PR09 ,  5F083PR25 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (4件)
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