特許
J-GLOBAL ID：200903093238213006

双方向性リング相互接続路を有する多重プロセッサチップ

発明者：
ジョージ クリュソス

ジョージ クリュソス について

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マシュー マッティナ

マシュー マッティナ について

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ステファン フェリックス

ステファン フェリックス について


出願人/特許権者：
インテル・コーポレーション

インテル・コーポレーション について


代理人 (1件)： 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2005-146725
公開番号（公開出願番号）：特開2006-012133
出願日： 2005年05月19日
公開日（公表日）： 2006年01月12日
要約：
【課題】単一ダイ上への複数の構成要素のオンチップ集積化、特に複数のプロセッサのオンチップ集積化を可能にするアーキテクチャの提供。【解決手段】一般に一つの半導体チップの一つの実施形態は、複数のプロセッサ、前記プロセスの間で共有される一つのアドレス空間、及び前記複数のプロセッサと前記アドレス空間とを連結する一つの双方向性リング相互接続路を含む。一つの方法の一つの実施形態は、複数のリング相互接続路上の一つのパケット発信元とあて先との間の複数の距離を計算すること、どの相互接続路によって前記パケットを移送するか決定すること、及び、前記決定した相互接続路によって前記パケットを移送することを含む。複数の実施形態は、一つの多重プロセッサチップにおける待ち時間及び情報処理量の向上を提供する。典型的な複数の応用には、チップ多重プロセッシングが含まれる。【選択図】図1
請求項（抜粋）：
一つの装置であって、一つの半導体チップ上に少なくとも一つの双方向性リング構造を含む装置。
IPC (2件)：
G06F 15/173 ,  G06F 12/08
FI (5件)：
G06F15/173 640L ,  G06F12/08 501Z ,  G06F12/08 511Z ,  G06F12/08 531B ,  G06F12/08 553Z
Fターム (10件)：
5B005JJ12 ,  5B005KK13 ,  5B005MM05 ,  5B005PP24 ,  5B045BB13 ,  5B045BB28 ,  5B045BB58 ,  5B045DD12 ,  5B045KK07 ,  5B045KK08
引用特許：
審査官引用 (6件)
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