特許
J-GLOBAL ID：200903095330690875
半導体記憶装置及び電子機器
発明者：
出願人/特許権者：
代理人 (3件)：
山崎 宏
, 前田 厚司
, 森川 淳
公報種別：公開公報
出願番号（国際出願番号）：特願2005-220551
公開番号（公開出願番号）：特開2007-035213
出願日： 2005年07月29日
公開日（公表日）： 2007年02月08日
要約：
【課題】 書き込み時間の増大を防止しつつ、小型化を行う半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、サイドウォールメモリで形成され、ビット線が仮想接地方式で接続されたメモリセルを備える。シフトレジスタ102に格納された入力データを、データ変換回路104で変換する。データ変換回路104は、入力データを、データ列に含まれる「1」データと「1」データとの間には「0」データが存在しないか、あるいは、「0」データが偶数個存在する変換データに変換する。書き込み電圧制御回路109は、ラッチ回路105で順次入力された変換データと、アレイ端電圧制御回路108から出力されたアレイ端電圧とに基づいて、ビット線の電圧値を設定する。書き込み電圧印加回路110は、各ビット線に電圧を印加する。隣り合うメモリセルに対して、第1の蓄積ノード及び第2の蓄積ノードに交互に書き込みを行う。【選択図】図1
請求項（抜粋）：
複数の不揮発性の非対称型のメモリセルが整列されたメモリセルアレイと、
上記複数のメモリセルの入出力端子に仮想接地方式で接続されたビット線と、
上記メモリセルの制御端子に接続されたワード線と、
上記ワード線を選択するワード線選択回路と、
入力データを、上記ワード線選択回路で選択されるワード線に接続された複数又は全ての上記メモリセルに同時に書き込みが可能な変換データに変換するデータ変換回路と、
上記データ変換回路で変換された変換データに基づいて、上記複数又は全てのメモリセルに接続された複数のビット線のうちの端のビット線に印加すべきアレイ端電圧を設定するアレイ端電圧設定回路と、
上記データ変換回路で変換された変換データに基づいて、上記端のビット線に上記アレイ端電圧設定回路で設定されたアレイ端電圧が印加されるように、かつ、書き込みを行うべき上記メモリセルに接続された2つの上記ビット線に互いに異なる電圧が印加される一方、書き込みを行わない上記メモリセルに接続された2つの上記ビット線に互いに同じ電圧が印加されるように、上記複数又は全てのメモリセルに接続されたビット線に印加すべき電圧を設定する印加電圧設定回路と、
上記印加電圧設定回路で設定された電圧を、上記複数又は全てのメモリセルに接続されたビット線に印加する電圧印加回路と
を備えることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 16/02
, G11C 16/04
, G11C 16/06
G11C17/00 611G
, G11C17/00 622C
, G11C17/00 622Z
, G11C17/00 634F
, G11C17/00 636A
5B125BA02
, 5B125BA08
, 5B125CA01
, 5B125CA06
, 5B125DB01
, 5B125EA04
, 5B125EB01
, 5B125EB02
, 5B125ED04
, 5B125EF02
, 5B125EG08
, 5B125EG14
, 5B125FA04
, 5B125FA10
