特許
J-GLOBAL ID：200903095684450952

パッドを有する半導体装置とその製造方法

発明者：
齋木 孝志

齋木 孝志 について

, 
山上 朗

山上 朗 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-178974
公開番号（公開出願番号）：特開2002-373893
出願日： 2001年06月13日
公開日（公表日）： 2002年12月26日
要約：
【要約】【課題】 下層配線層とのコンタクト不良を防止できるパッドを提供する。【解決手段】 半導体装置は、半導体素子を備えた半導体基板と、前記半導体基板上方に形成され、配線パターンを有する下地配線層と、前記下地配線層を覆って前記半導体基板上方に形成された下地絶縁層と、前記下地絶縁層を貫通して、前記下地配線層に達する複数のビア孔と、前記ビア孔内に埋め込まれた複数のビア導電体と、前記複数のビア導電体を覆って、前記下時絶縁層上に形成され、エッチング特性の異なる第1および第2の絶縁層を含む絶縁積層と、前記絶縁積層を貫通して形成され、前記複数のビア導電体を露出するパッド領域を画定し、パッド領域内部にエッチング促進用絶縁層残しパターンを有するパッド溝と、前記パッド溝を埋めるパッド導電体とを有する。
請求項（抜粋）：
半導体素子を備えた半導体基板と、前記半導体基板上方に形成され、配線パターンを有する下地配線層と、前記下地配線層を覆って前記半導体基板上方に形成された下地絶縁層と、前記下地絶縁層を貫通して、前記下地配線層に達する複数のビア孔と、前記ビア孔内に埋め込まれた複数のビア導電体と、前記複数のビア導電体を覆って、前記下地絶縁層上に形成され、エッチング特性の異なる第1および第2の絶縁層を含む絶縁積層と、前記絶縁積層を貫通して形成され、前記複数のビア導電体を露出するパッド領域を画定し、パッド領域内部にエッチング促進用絶縁層残しパターンを有するパッド溝と、前記パッド溝を埋めるパッド導電体とを有する半導体装置。
IPC (2件)：
H01L 21/3205 ,  H01L 21/60
FI (2件)：
H01L 21/88 T ,  H01L 21/92 602 H
Fターム (25件)：
5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK01 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033MM21 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR22 ,  5F033TT02 ,  5F033TT04 ,  5F033XX09
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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