特許
J-GLOBAL ID：200903095897659847
半導体記憶装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-205695
公開番号（公開出願番号）：特開2005-056889
出願日： 2003年08月04日
公開日（公表日）： 2005年03月03日
要約：
【課題】半導体基板表面の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセル間特性ばらつきの低減とビットコストの低減の両立を図る。【解決手段】p型ウエルの上部には、ゲート酸化膜(トンネル絶縁膜)を介して複数の補助電極(An-2、An-1...An+2、An+3)が形成されている。補助電極を覆う層間絶縁膜の上部には、制御電極を兼ねたワード線(W0、W1、W2...W66)が形成されている。ワード線の線幅は、例えば0.1μmであり、隣接するワード線とは、20nm程度の膜厚を有する酸化シリコン膜からなるサイドウォールスペーサによって隔てられている。すなわち、ワード線の間隔は、ワード線の幅(ゲート長)の1/2以下である。【選択図】 図1
請求項（抜粋）：
第1導電型の半導体基板の主面上に第1絶縁膜を介して形成され、前記主面の第1方向に延在する複数の補助電極と、
前記複数の補助電極上に第2絶縁膜を介して形成され、前記第1方向と交差する第2方向に延在する複数のワード線と、
前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備え、
前記補助電極に電圧を印加した際に、前記補助電極の下部の前記半導体基板の表面に電気的に形成される第2導電型の反転層を前記複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置であって、
前記複数のワード線は、偶数番目または奇数番目のワード線の側壁に形成された絶縁膜からなるサイドウォールスペーサを介して互いに電気的に分離され、
互いに隣接する前記ワード線の間隔は、前記ワード線の幅の1/2以下であることを特徴とする半導体記憶装置。
IPC (4件)：
H01L21/8247
, H01L27/115
, H01L29/788
, H01L29/792
H01L27/10 434
, H01L29/78 371
5F083EP03
, 5F083EP07
, 5F083EP09
, 5F083EP13
, 5F083EP18
, 5F083EP22
, 5F083EP30
, 5F083EP33
, 5F083EP34
, 5F083EP53
, 5F083EP56
, 5F083ER02
, 5F083ER05
, 5F083ER06
, 5F083ER11
, 5F083ER17
, 5F083ER22
, 5F083ER30
, 5F083GA01
, 5F083GA03
, 5F083GA05
, 5F083GA09
, 5F083JA02
, 5F083JA04
, 5F083JA19
, 5F083KA01
, 5F083KA06
, 5F083KA07
, 5F083LA04
, 5F083LA05
, 5F083LA16
, 5F083LA21
, 5F083PR06
, 5F083PR10
, 5F083PR29
, 5F083PR40
, 5F083ZA21
, 5F083ZA28
, 5F101BA02
, 5F101BA12
, 5F101BA16
, 5F101BA46
, 5F101BA47
, 5F101BA54
, 5F101BB02
, 5F101BB09
, 5F101BC11
, 5F101BD02
, 5F101BD22
, 5F101BD31
, 5F101BD36
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BF05
, 5F101BH13
, 5F101BH19
