特許
J-GLOBAL ID：200903010133466828

不揮発性半導体メモリ装置

発明者：
藤原 一郎

藤原 一郎 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-171334
公開番号（公開出願番号）：特開2002-368141
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】ゲート誘電体膜内部に電荷蓄積機能を持たせた不揮発性メモリトランジスタのスケーリング性および特性の向上の余地を狭めることなく、そのビット当たりのセル面積を大幅に低減する。【解決手段】本発明は、メモリセルのチャネルが形成される半導体とゲート電極(ワード線WL)との間に複数の誘電体層GDが積層され、当該複数の誘電体層GD内部にチャネルと対向する面内で離散化された電荷蓄積手段を含む不揮発性半導体メモリ装置に適用される。半導体基板SUB上に導電層と層間絶縁層INT1,INT2とを複数積層させた積層構造を有している。メモリセルアレイを構成する1つまたは複数のサブアレイ(MCA1)が半導体基板SUBに形成され、メモリセルアレイの残りのサブアレイ(MCA2)が積層構造内に配置されている。
請求項（抜粋）：
メモリセルのチャネルが形成される半導体とゲート電極との間に複数の誘電体層が積層され、当該複数の誘電体層内部にチャネルと対向する面内で離散化された電荷蓄積手段を含む不揮発性半導体メモリ装置であって、半導体基板上に導電層と層間絶縁層とを複数積層させた積層構造を有し、メモリセルアレイを構成する1つまたは複数のサブアレイが半導体基板に形成され、メモリセルアレイの残りのサブアレイが上記積層構造内に配置された不揮発性半導体メモリ装置。
IPC (5件)：
H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 481 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (32件)：
5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083EP77 ,  5F083ER02 ,  5F083ER09 ,  5F083ER11 ,  5F083ER14 ,  5F083ER19 ,  5F083GA09 ,  5F083HA02 ,  5F083JA06 ,  5F083KA06 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083NA08 ,  5F083PR33 ,  5F101BA45 ,  5F101BA54 ,  5F101BB02 ,  5F101BC02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE05 ,  5F101BE06 ,  5F101BF05
引用特許：
審査官引用 (7件)
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