特許
J-GLOBAL ID：200903095910574406
電子デバイスとその多層配線の形成方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
小川 勝男
, 田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2004-187582
公開番号（公開出願番号）：特開2005-039244
出願日： 2004年06月25日
公開日（公表日）： 2005年02月10日
要約：
【課題】配線パターンの大きさ、密度によらない、高信頼度の配線系および超電導素子を形成できる平坦化方法および配線構造を提供する。【解決手段】配線の逆パターンマスクを形成して配線上の絶縁膜を選択的に除去することで絶縁膜層を平坦化する。【選択図】図3
請求項（抜粋）：
絶縁層を間に挟み、部分的に接続された配線層パターンを備える電子デバイス用多層配線を製造する方法において、
(a)平坦な絶縁層、又は、上下の配線層パターンを部分的に接続する接続孔を有する絶縁層の上に、パターニングされた配線層を形成した基板を作製する工程、
(b)上記基板の全面に、絶縁層を、配線層パターンがない領域を埋める絶縁層上面の高さが配線層パターンの上面高さと一致するように形成する工程、
(c)上記基板の全面に形成した絶縁層の上に、
(c-1)上記配線層パターン上に開口を有するフォトレジストパターンを形成する工程、
(d)上記フォトレジストパターンから露出する絶縁層を、配線層の表面が露出するまでエッチングする工程、
(e)上記配線層パターンがない領域を埋めた絶縁層と配線層の境界近傍に残る凸状の絶縁層、及び/又は、上記接続孔を埋めた配線層上部に残る凸状の絶縁層を、及び/又は、超電導接合端部近傍に残る凸状の絶縁層を、バイアススパッタ法またはCMP法を使用して、又は、これらを併用して除去する工程、
(f)前記工程により形成される配線層、又は、絶縁層を部分的に含む配線層の上に、上下の配線層パターンを部分的に接続する接続孔を有する第2の絶縁層を形成する工程をこの順序に含み、
さらに、上記工程(a)〜(f)を、適宜繰り返すことを特徴とする電子デバイス用多層配線の製造方法。
IPC (3件)：
H01L21/3205
, H01L39/06
, H01L39/22
H01L21/88 K
, H01L39/06
, H01L39/22 A
, H01L21/88 M
4M113AA04
, 4M113AA14
, 4M113AA25
, 4M113AD56
, 4M113BA04
, 4M113BB08
, 4M113BC04
, 4M113BC06
, 4M113BC26
, 4M113CA13
, 5F033HH17
, 5F033HH40
, 5F033JJ17
, 5F033JJ40
, 5F033KK17
, 5F033KK40
, 5F033PP15
, 5F033QQ08
, 5F033QQ09
, 5F033QQ11
, 5F033QQ37
, 5F033QQ48
, 5F033QQ91
, 5F033RR02
, 5F033RR03
, 5F033RR04
, 5F033SS08
, 5F033SS11
, 5F033VV00
, 5F033XX01
出願人引用 (2件)
-
半導体装置の製造方法
公報種別：公開公報
出願番号：特願平5-296458
出願人：日本電気株式会社
-
超伝導回路
公報種別：公開公報
出願番号：特願2002-129542
出願人：富士通株式会社, 財団法人国際超電導産業技術研究センター
審査官引用 (5件)
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