特許
J-GLOBAL ID：200903096414667972

半導体素子製造装置および半導体素子の製造方法

発明者：
東 清一郎

東 清一郎 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-030756
公開番号（公開出願番号）：特開2001-223208
出願日： 2000年02月08日
公開日（公表日）： 2001年08月17日
要約：
【要約】【課題】 低いプロセス温度で高品質のMOS界面を形成可能な製造装置および製造方法。【解決手段】 酸素ラジカル処理により低界面順位密度のMOS界面を形成し、更に低ダメージなSiO蒸着による絶縁膜形成を酸素ラジカル雰囲気中で連続しておこなう一連のプロセスを、基板走査型の装置により大面積基板に適用可能ならしめる。
請求項（抜粋）：
真空中で基板を2次元的に走査できる基板ステージおよびSiO真空蒸着セルを具備することを特徴とする半導体素子製造装置。
IPC (5件)：
H01L 21/31 ,  C23C 14/24 ,  H01L 21/203 ,  H01L 29/786 ,  H01L 21/336
FI (4件)：
H01L 21/31 A ,  C23C 14/24 J ,  H01L 21/203 M ,  H01L 29/78 617 V
Fターム (99件)：
4K029AA06 ,  4K029BA46 ,  4K029BD01 ,  4K029CA01 ,  4K029CA15 ,  4K029CA17 ,  4K029DB05 ,  5F045AA06 ,  5F045AA08 ,  5F045AA10 ,  5F045AA16 ,  5F045AA19 ,  5F045AB03 ,  5F045AB04 ,  5F045AB05 ,  5F045AB06 ,  5F045AB10 ,  5F045AB13 ,  5F045AB23 ,  5F045AB32 ,  5F045AB33 ,  5F045AC01 ,  5F045AC11 ,  5F045AD06 ,  5F045AD07 ,  5F045AD08 ,  5F045AF02 ,  5F045AF03 ,  5F045AF04 ,  5F045AF09 ,  5F045AF10 ,  5F045BB07 ,  5F045BB12 ,  5F045BB16 ,  5F045CA15 ,  5F045EC03 ,  5F045EG03 ,  5F045EH11 ,  5F045EH13 ,  5F045EH17 ,  5F045EM10 ,  5F045HA18 ,  5F103AA01 ,  5F103AA04 ,  5F103AA08 ,  5F103BB02 ,  5F103BB16 ,  5F103BB36 ,  5F103DD03 ,  5F103DD12 ,  5F103DD16 ,  5F103DD27 ,  5F103HH03 ,  5F103HH04 ,  5F103HH05 ,  5F103LL07 ,  5F103LL13 ,  5F103PP01 ,  5F103PP20 ,  5F103RR03 ,  5F103RR06 ,  5F110AA17 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD13 ,  5F110DD14 ,  5F110EE04 ,  5F110EE45 ,  5F110FF02 ,  5F110FF30 ,  5F110FF31 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG35 ,  5F110GG43 ,  5F110GG46 ,  5F110GG47 ,  5F110HJ04 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ22 ,  5F110HJ23 ,  5F110HL24 ,  5F110HM15 ,  5F110PP03 ,  5F110PP04 ,  5F110PP06 ,  5F110PP31 ,  5F110PP38 ,  5F110QQ11
引用特許：
審査官引用 (8件)
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