望ましいゲートプロファイルを有する半導体装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：志賀正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-019189
公開番号（公開出願番号）：特開2002-110828
出願日： 2001年01月26日
公開日（公表日）： 2002年04月12日
要約：

【要約】【課題】本発明は導電物質とからなされたコントロールゲートが均一に形成される不揮発性メモリ装置またはその他の半導体装置の製造方法を提供する。【解決手段】本発明は半導体基板状のバッファー酸化膜上にシリコン層を形成する。バッファー酸化膜を形成した後、阻止膜を形成する。EEPROMメモリ装置のフローティングゲートのような導電物質からなされたコントロールゲートがシリコン層、ゲート酸化膜及び基板上に提供される。次いで、基板の上部をエッチングしてトレンチを形成する。トレンチの側壁を酸化させてコントロールゲート物質の上部及び下部にバーズビークを均一に生成させる。次に、トレンチを埋め立てるフィールド酸化膜を形成する。

請求項（抜粋）：

半導体装置の基板に前記基板のトレンチ内に形成されたフィールド酸化膜領域により少なくとも一部分が限定された領域内に導電層及びそれに対応されるアクティブ領域を製造し、前記基板と第1誘電物質上にコントロールゲートの少なくとも第1セグメントを形成する自己整列方法において、前記トレンチを形成する前に前記コントロールゲートの前記第1セグメント上にバッファー膜を形成する段階と、前記バッファー膜を除去して前記コントロールゲートの前記第1セグメント上に少なくとも一つの他のセグメントを積層する前に前記第1セグメントの側壁をさらに平坦に酸化させる段階を具備することを特徴とする自己整列方法。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (47件)：

5F001AA01 , 5F001AA25 , 5F001AA30 , 5F001AA31 , 5F001AA43 , 5F001AA63 , 5F001AB08 , 5F001AD12 , 5F001AD60 , 5F001AG02 , 5F001AG07 , 5F001AG10 , 5F001AG28 , 5F083EP05 , 5F083EP23 , 5F083EP55 , 5F083EP56 , 5F083JA04 , 5F083JA05 , 5F083JA35 , 5F083JA39 , 5F083JA53 , 5F083MA06 , 5F083MA19 , 5F083NA01 , 5F083PR03 , 5F083PR05 , 5F083PR06 , 5F083PR12 , 5F083PR21 , 5F083PR29 , 5F083PR33 , 5F083PR39 , 5F083PR40 , 5F101BA01 , 5F101BA07 , 5F101BA12 , 5F101BA13 , 5F101BA29 , 5F101BA36 , 5F101BB05 , 5F101BD02 , 5F101BD35 , 5F101BH03 , 5F101BH13 , 5F101BH14 , 5F101BH19

引用特許：

審査官引用 (7件)

不揮発性半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平9-319753 出願人：日本電気株式会社
特開平2-163964
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平10-097516 出願人：松下電器産業株式会社

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引用文献：

審査官引用 (1件)

電子材料シリーズ VLSIの薄膜技術, 19860930, pp.25-28, p.88

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