特許
J-GLOBAL ID：200903097446136037

半導体装置及びその製造方法

発明者：
大川 成実

大川 成実 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-281699
公開番号（公開出願番号）：特開2000-114471
出願日： 1998年10月02日
公開日（公表日）： 2000年04月21日
要約：
【要約】【課題】 メモリセルのデータ保持特性を良好に維持しつつ、ロジック回路部の電気的特性を向上させることが可能な半導体装置の製造方法を提供する。【解決手段】 半導体基板の主表面上にゲート絶縁膜を形成する。ゲート絶縁膜上に、シリコン膜を形成する。シリコン膜に不純物を添加する。このとき、シリコン膜のうちメモリセル部上の領域に第1の不純物濃度になるように不純物を添加し、ロジック回路部上の領域に、第1の不純物濃度よりも低濃度の第2の不純物濃度になるように不純物を添加する。シリコン膜をパターニングする。このとき、メモリセル部においては、ゲート電極を兼ね、かつ第1の不純物濃度とされたワード線を残し、ロジック回路部においては、第2の不純物濃度とされたゲート電極を残す。半導体基板の表面層のうち、メモリセル部のワード線の両側の領域、及びロジック回路部のゲート電極の両側の領域に不純物を添加してMISFETのソース/ドレイン領域を形成する。
請求項（抜粋）：
主表面内にメモリセル部とロジック回路部とが画定された半導体基板を準備する工程と、前記半導体基板の主表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、シリコン膜を形成する工程と、前記シリコン膜に不純物を添加する工程であって、前記シリコン膜のうち前記メモリセル部上の領域に第1の不純物濃度になるように不純物を添加し、前記ロジック回路部上の領域に、前記第1の不純物濃度よりも低濃度の第2の不純物濃度になるように不純物を添加する工程と、前記シリコン膜をパターニングする工程であって、前記メモリセル部においては、ゲート電極を兼ね、かつ前記第1の不純物濃度とされたワード線を残し、前記ロジック回路部においては、前記第2の不純物濃度とされたゲート電極を残す工程と、前記半導体基板の表面層のうち、前記メモリセル部のワード線の両側の領域、及び前記ロジック回路部のゲート電極の両側の領域に不純物を添加してMISFETのソース/ドレイン領域を形成する工程とを含む半導体装置の製造方法。
IPC (3件)：
H01L 27/10 461 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 461 ,  H01L 27/10 621 Z ,  H01L 27/10 681 Z
Fターム (24件)：
5F083AD42 ,  5F083AD48 ,  5F083GA06 ,  5F083GA11 ,  5F083GA28 ,  5F083JA05 ,  5F083JA32 ,  5F083JA35 ,  5F083JA53 ,  5F083JA56 ,  5F083MA06 ,  5F083MA16 ,  5F083MA18 ,  5F083MA19 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40 ,  5F083PR44 ,  5F083PR45 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA12
引用特許：
審査官引用 (5件)
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