特許
J-GLOBAL ID：200903097880127321

半導体記憶装置

発明者：
柴田 昇

柴田 昇 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-111177
公開番号（公開出願番号）：特開2007-287207
出願日： 2006年04月13日
公開日（公表日）： 2007年11月01日
要約：
【課題】隣接セルの書き込みにより、既に書き込まれたセルの閾値レベルの変動を抑制することを可能とする。【解決手段】メモリセルアレイは、複数の閾値レベルのうちの1つを記憶する複数のメモリセルがマトリックス状に配置されている。制御回路は、メモリセルアレイ内の第1のメモリセルに複数の閾値レベルのうちの1つの閾値レベルを書き込むとき、本来の閾値レベルより僅かに低い閾値レベルに書き込み、第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行なわれない場合、第1のメモリセルに本来の閾値レベルを書き込む。【選択図】図1
請求項（抜粋）：
複数の閾値レベルのうちの1つを記憶する複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、 前記メモリセルアレイ内の第1のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むとき、本来の閾値レベルより低い閾値レベルに書き込み、前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行なわれない場合、前記第1のメモリセルに前記本来の閾値レベルを書き込む制御回路と を具備することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 16/02 ,  G11C 16/04
FI (2件)：
G11C17/00 611F ,  G11C17/00 622E
Fターム (9件)：
5B125BA02 ,  5B125CA19 ,  5B125DB01 ,  5B125EA05 ,  5B125EJ05 ,  5B125FA01 ,  5B125FA02 ,  5B125FA05 ,  5B125FA06
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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