特許
J-GLOBAL ID：200903097931830022
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-177207
公開番号（公開出願番号）：特開2001-006382
出願日： 1999年06月23日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 消費電力を低減させたフラッシュメモリを提供する。【解決手段】 メモリセルのデータ消去や、メモリセルへのデータ書込みの際に使用される正電圧発生回路4は、電源電圧より高い電圧を発生する正電圧チャージポンプ回路200と、デカップル容量CDEC1とを備える。正電圧チャージポンプ200が非活性化される際に、出力ノードNout+の電位が降下する前に、PチャネルMOSトランジスタ108によってデカップル容量CDEC1は出力ノードNout+から切り離される。再び、正電圧チャージポンプ200が活性化される際に、デカップル容量CDEC1は出力ノードNout+に接続される。電荷の再配分により出力ノードNout+の電位を一から昇圧しなくてもよいため、その分消費電流を押さえることができる。
請求項（抜粋）：
内部ノードに所定電位を与える電位発生回路と、一方端が前記内部ノードに接続され、前記電位発生回路が活性化されるときには導通状態となり、前記電位発生回路が非活性化されるときには非導通状態となるスイッチ回路と、前記スイッチ回路の他方端に接続され、前記電位発生回路が活性化されるときには前記内部ノードの電位を安定化させる電位安定化回路とを備え、前記電位安定化回路は、前記電位発生回路が非活性化されるときに前記所定電位を保持し、前記内部ノードの電位をうけて、データの書込を行なう記憶部をさらに備える、半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 632 A
, H02M 3/07
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD04
, 5B025AD10
, 5B025AE05
, 5B025AE06
, 5B025AE08
, 5H730AA14
, 5H730BB02
, 5H730BB04
, 5H730BB05
, 5H730BB81
, 5H730FD01
出願人引用 (5件)
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審査官引用 (5件)
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