特許
J-GLOBAL ID：200903098408456849
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-242330
公開番号（公開出願番号）：特開平11-087652
出願日： 1997年09月08日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 配線-コンタクト間の距離を縮小し、高集積化されかつ信頼性の高い半導体装置,特にDRAMメモリーセル及びその製造方法を提供する。【解決手段】 第1層間絶縁膜110を貫通して第1,第2不純物拡散領域104,105に到達する第1,第2プラグ111,112を形成した後、酸化膜からなるビット線下敷き絶縁膜113を形成し、第1プラグ111に接続されるビット線115とビット線上窒化膜116とを形成してから、ビット線側壁窒化膜117を形成する。第2層間絶縁膜118を形成した後、第2層間絶縁膜118を貫通して第2プラグ112に接続される第3プラグ119を形成する。配線下敷き絶縁膜115を設けたことにより、ストレージノードコンタクトを第2,第3プラグ112,119のつなぎ合わせ構造とでき、かつビット線120と第2プラグ112との合わせマージンを低減できる。
請求項（抜粋）：
半導体基板上に形成されたゲート電極と、上記半導体基板内に形成されソース・ドレイン領域として機能する第1,第2の不純物拡散領域とを有する電界効果型トランジスタを備えた半導体装置であって、上記半導体基板及びゲート電極の上に形成された第1の層間絶縁膜と、上記第1の層間絶縁膜を貫通してそれぞれ上記第1,第2の不純物拡散領域に接続される導電性の第1,第2のプラグと、上記第1のプラグに接続されるとともに上記第1の層間絶縁膜の上に延びる配線と、少なくとも上記第1の層間絶縁膜と配線との間に介設され上記配線に対する高いエッチング選択比を有する配線下敷き絶縁膜と、上記配線下敷き絶縁膜及び上記配線の上に形成された第2の層間絶縁膜と、上記第2の層間絶縁膜及び上記配線下敷き絶縁膜を貫通して上記第1のプラグに接続される導電性の第3のプラグとを備えている半導体装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 621 Z
, H01L 21/90 C
, H01L 27/10 681 B
