特許

J-GLOBAL ID：200903098784231866

半導体記憶装置の駆動方法及び半導体記憶装置

発明者： 斎藤 修一
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平9-243940
公開番号（公開出願番号）：特開平11-086529
出願日： 1997年09月09日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 信号生成回路を削減しチップ面積の縮小化を図ることができる半導体記憶装置を提供することにある。【解決手段】 第1制御信号生成回路21はスタンバイ状態のとき及び第1セルアレイCA1が選択されたとき、Hレベルの第1制御信号BT11を第1ゲート回路1と第2プリチャージ回路6に出力する。第1制御信号生成回路21は第2セルアレイCA2が選択されたときにはLレベルの第1制御信号BT11を第1ゲート回路1と第2プリチャージ回路6に出力する。第2制御信号生成回路22はスタンバイ状態のとき及び第2セルアレイCA2が選択されたときにはHレベルの第2制御信号BT12を第2ゲート回路2及び第1プリチャージ回路5に出力する。第2制御信号生成回路22は第1セルアレイCA1が選択されたときにはLレベルの第2制御信号BT12を第2ゲート回路2及び第1プリチャージ回路5に出力する。

請求項（抜粋）：

一側に第1ゲート回路を介して第1セルアレイのビット線対を接続するとともに、他側に第2ゲート回路を介して第2セルアレイのビット線対を接続するセンスアンプと、前記第1セルアレイ側ビット線対をショート制御する第1ショート回路と、前記第2セルアレイ側ビット線対をショート制御する第2ショート回路とを備えた半導体記憶装置の駆動方法において、前記第1ゲート回路と前記第2ショート回路を同一の第1制御信号にて駆動制御させるとともに、前記第2ゲート回路と前記第1ショート回路を同一の第2制御信号にて駆動制御させるようにした半導体記憶装置の駆動方法。

引用特許：

審査官引用 (4件)

• ダイナミックRAM
  公報種別：公開公報   出願番号：特願平6-294136   出願人：富士通株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-312991   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-008895   出願人：日本電気アイシーマイコンシステム株式会社
• ダイナミックRAM
  公報種別：公開公報   出願番号：特願平7-197206   出願人：富士通株式会社