特許
J-GLOBAL ID：200903099074398490

半導体集積回路及び記録媒体

発明者：
野口 孝樹

野口 孝樹 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-206028
公開番号（公開出願番号）：特開2001-099896
出願日： 2000年07月07日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】 複数個の回路モジュールをテストするのに外部と入出力するテストデータ及びテスト結果データの量を減らし、テスト時間を短縮する。【解決手段】 被テスト回路(40)のテストを行なうとき、外部からテストインタフェース回路(14)にテスト制御情報を入力し、テスト対象回路モジュール(21〜24)のスキャンレジスタ(41)にテスト信号チェーン(20)を介してテスト制御情報をセットする。制御端子(32)を介して各テスト制御回路(42)にテスト動作を指示することにより、テスト回路は並列的にテスト制御情報に基づいて被テスト回路をテスト動作させる。テスト結果はスキャンレジスタからテスト信号チェーンを介してテストインタフェース回路に読み込まれて、外部に出力される。回路モジュールのテスト動作を並列化でき、テストインタフェース回路を各回路モジュールに共通化できる。
請求項（抜粋）：
テスト入力端子、テスト出力端子及びテスト制御端子が設けられた複数個の回路モジュールと、一方の回路モジュールのテスト出力端子を他方の回路モジュールのテスト入力端子に結合してテスト信号チェーンを形成するテストパスと、テストパスに接続されたテストインタフェース回路と、を1個の半導体チップに含み、前記回路モジュールは、被テスト回路、テストレジスタ回路及びテスト制御回路を有し、前記テストレジスタ回路は前記テスト入力端子及びテスト出力端子を介してテストパスに結合され且つテスト制御回路との間で入出力可能にされ、前記テスト制御回路は被テスト回路に対するテストの開始を前記制御端子から受け、前記テストレジスタ回路のテスト制御情報を用いて前記テストを行ない、テスト結果の情報をテストレジスタ回路に供給するものであり、前記テストインタフェース回路は、前記テスト制御情報を外部から前記テストレジスタ回路にテストパスを介して供給し、前記テスト結果の情報を前記テストレジスタ回路から前記テストパスを介して外部に出力するものであることを特徴とする半導体集積回路。
IPC (6件)：
G01R 31/28 ,  G06F 11/22 360 ,  G11C 29/00 603 ,  G11C 29/00 671 ,  H01L 27/04 ,  H01L 21/822
FI (8件)：
G06F 11/22 360 P ,  G11C 29/00 603 H ,  G11C 29/00 671 P ,  G01R 31/28 G ,  G01R 31/28 V ,  G01R 31/28 B ,  H01L 27/04 T ,  H01L 27/04 U
引用特許：
出願人引用 (5件)
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