特許
J-GLOBAL ID：200903099640244242
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-130697
公開番号（公開出願番号）：特開平11-330381
出願日： 1998年05月13日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 半導体製造プロセスにおけるアライメント不良を防止でき、製品歩留りの良好な半導体装置が製造できるようにする。【解決手段】 素子分離層4を形成する際に、平坦化されたトレンチ32内のTEOS膜34aを、トレンチ32の深さよりも浅くまで除去することで、トレンチ32において段差を形成する。この段差によってポリシリコン膜36に段差が形成され、この段差をアライメントマークとしてフォトリソグラフィにおけるマスク合わせを行い、ポリシリコン膜36をパターニングして、ゲート電極6を形成する。これにより、アライメントずれなくゲート電極6を形成できる。また、絶縁膜の除去深さを浅くしているため、段差を小さくでき、フォトリソグラフィにおけるフォーカスずれをなくすこともできる。
請求項（抜粋）：
基板(1)に形成されたアライメントマーク(34a)を用いて位置合わせを行いつつ、前記基板に素子部を形成してなる半導体装置の製造方法において、前記基板(1)のうち、前記アライメントマーク形成予定領域と前記素子部における素子分離領域とに、それぞれ第1の所定深さを有する第1の溝(32)と第2の溝(33)を形成する工程と、前記第1、第2の溝を覆うように前記基板上に絶縁膜(34)を成膜し、該絶縁膜を平坦化する工程と、前記第1の溝内に残った前記絶縁膜を前記第1の所定深さよりも浅い第2の所定深さまで除去し、前記第1の溝において段差を形成する工程と、前記段差が形成された前記第1の溝を含む前記基板上に、導電性膜(36)を成膜する工程と、前記段差によって前記導電性膜に形成される段差をアライメントマークとしてフォトリソグラフィにおけるマスク合わせを行い、前記導電性膜をパターニングして、前記素子部における配線部(6)を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 27/08 331
, H01L 21/027
, H01L 21/76
, H01L 29/78
H01L 27/08 331 A
, H01L 21/30 506 A
, H01L 21/76 L
, H01L 29/78 301 X
