特許
J-GLOBAL ID：200903099649759199
デュアルゲートCMOS型半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-226884
公開番号（公開出願番号）：特開2000-058668
出願日： 1998年08月11日
公開日（公表日）： 2000年02月25日
要約：
【要約】【課題】 PMOS型素子のボロン突抜けおよびNMOS型素子の短チャネル効果を抑制することができる、デュアルゲートCMOS型半導体装置を提供する。【解決手段】デュアルゲートCMOS型半導体装置は、シリコン半導体基板101と、シリコン半導体基板101上にそれぞれ形成されたPウェル102およびNウェル103と、Pウェル102およびNウェル103上に形成されたフィールド酸化膜104と、Pウェル102上に形成されたNMOSトランジスタと、Nウェル103上に形成されたPMOSトランジスタとを含む。NMOS型素子のゲート電極106aの膜厚はPMOS型素子のゲート電極106bの膜厚よりも薄い。ゲート電極106aの膜厚は50〜250nmであり、ゲート電極106bの膜厚は100〜350nmである。また、ゲート電極106bの膜厚は、ゲート電極106aの膜厚の1.5倍以上である。
請求項（抜粋）：
シリコン基板上にそれぞれ形成されたPチャネルMOS型素子と、NチャネルMOS型素子とを含み、前記PチャネルMOS型素子は、P型不純物を導入した第1の電極を含み、前記NチャネルMOS型素子は、N型不純物を導入した第2の電極を含み、前記第2の電極の膜厚は、前記第1の電極の膜厚よりも小さい、デュアルゲートCMOS型半導体装置。
IPC (2件)：
H01L 21/8238
, H01L 27/092
5F048AC03
, 5F048BB06
, 5F048BB07
, 5F048BB08
, 5F048BB16
, 5F048BC06
, 5F048BD05
, 5F048BE03
, 5F048BF03
, 5F048BF06
, 5F048BF12
, 5F048BF19
, 5F048BG12
, 5F048DA25
出願人引用 (7件)
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審査官引用 (8件)
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