特許
J-GLOBAL ID：200903099741606323

半導体装置の製造方法

発明者：
河野 純子

河野 純子 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-158272
公開番号（公開出願番号）：特開2000-349013
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】EBリソグラフィとフォトリソグラフィとを併用したリセスを有する半導体装置の形成において、ゲート電極とリセスとの間のアライメント精度を高くする。【解決手段】1回のフォトレジスト膜パターン122aを用いた(第2の)フォトリソグラフィによって、EBマーク109aとリセス110aとを同時に形成する。
請求項（抜粋）：
半導体基板の表面上に第III族および第V族のうちの少なくとも一方を含んでなる第1の層,少なくとも第III族を含んでなる第2の層および第1の化合物半導体からなる第3の層から構成された第1の積層膜を形成し、該第3の層の表面上にストッパ層からなる第4の層と,該第1の化合物半導体と同一構成成分からなる所要膜厚を有した第2の化合物半導体からなる第5の層とから構成された第2の積層膜を形成する工程と、第1のフォトレジスト膜パターンをマスクにして前記第5の層および第4の層を順次異方性エッチングして、前記第1の積層膜の表面上に前記第2の積層膜からなる(フォトリソグラフィ用の)第1のアライメントマークと(EBリソグラフィ用の第2のアライメントマークの)アライメントマーク形成予定領域とを形成する工程と、少なくとも前記第1のアライメントマークを覆う別のフォトレジスト膜パターンをマスクにして前記第3,第5の層を選択的に異方性エッチングして、前記アライメントマーク形成予定領域に第2のアライメントマーク(EBマーク)を形成し、前記第1の積層膜の表面にリセスを形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/027 ,  G03F 7/40 521 ,  G03F 9/00 ,  H01L 21/338 ,  H01L 29/812
FI (5件)：
H01L 21/30 522 Z ,  G03F 7/40 521 ,  G03F 9/00 H ,  H01L 21/30 541 K ,  H01L 29/80 F
Fターム (31件)：
2H096AA25 ,  2H096EA02 ,  2H096EA06 ,  2H096HA13 ,  2H096HA14 ,  2H096HA23 ,  5F046AA09 ,  5F046AA26 ,  5F046EA12 ,  5F046EA13 ,  5F046EA14 ,  5F046EA18 ,  5F046EA20 ,  5F046EA23 ,  5F046EA26 ,  5F046EB01 ,  5F056FA06 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GR04 ,  5F102GR10 ,  5F102GR12 ,  5F102GS01 ,  5F102GT03 ,  5F102HB05 ,  5F102HC01 ,  5F102HC11 ,  5F102HC16 ,  5F102HC19
引用特許：
出願人引用 (5件)
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審査官引用 (6件)
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