特許
J-GLOBAL ID:201003012507057980
表示装置及びその作製方法
発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2009-282655
公開番号(公開出願番号):特開2010-170110
出願日: 2009年12月14日
公開日(公表日): 2010年08月05日
要約:
【課題】酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、生産性の向上を図る。【解決手段】基板上に形成されたゲート電極として機能する第1の配線と、前記第1の配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に、低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層上に導電層が積層して設けられた第2の配線、並びに前記低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層の画素電極として機能する領域が露出するように前記導電層が積層して設けられた電極層と、前記ゲート絶縁膜上の前記第2の配線と前記電極層との間に形成された高抵抗酸化物半導体層と、を有する。【選択図】図1
請求項(抜粋):
基板上に形成されたゲート電極として機能する第1の配線と、
前記第1の配線上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層上に導電層が積層して設けられた第2の配線、並びに前記低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層の画素電極として機能する領域が露出するように前記導電層が積層して設けられた電極層と、
前記ゲート絶縁膜上の前記第2の配線と前記電極層との間に形成された高抵抗酸化物半導体層と、
を有する表示装置。
IPC (4件):
G09F 9/30
, H01L 29/786
, H01L 21/320
, H01L 23/52
FI (7件):
G09F9/30 338
, H01L29/78 618B
, H01L29/78 612C
, H01L29/78 616U
, H01L29/78 616V
, H01L21/88 A
, H01L21/88 S
Fターム (92件):
5C094AA43
, 5C094BA03
, 5C094BA27
, 5C094BA43
, 5C094DA13
, 5C094EA04
, 5C094FA04
, 5C094FB12
, 5C094FB14
, 5C094FB20
, 5C094GB10
, 5C094HA08
, 5F033GG01
, 5F033HH07
, 5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH17
, 5F033HH18
, 5F033HH19
, 5F033HH20
, 5F033HH21
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033MM05
, 5F033MM08
, 5F033QQ01
, 5F033QQ07
, 5F033QQ08
, 5F033QQ11
, 5F033QQ19
, 5F033QQ34
, 5F033QQ91
, 5F033RR03
, 5F033RR04
, 5F033RR06
, 5F033RR08
, 5F033SS08
, 5F033TT02
, 5F033VV06
, 5F033VV10
, 5F033VV15
, 5F033XX34
, 5F110AA01
, 5F110BB01
, 5F110CC01
, 5F110CC03
, 5F110CC05
, 5F110CC07
, 5F110DD02
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE23
, 5F110EE28
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF28
, 5F110GG01
, 5F110GG07
, 5F110GG22
, 5F110GG57
, 5F110GG58
, 5F110HK02
, 5F110HK03
, 5F110HK04
, 5F110HK07
, 5F110HK21
, 5F110HK22
, 5F110HK25
, 5F110HK33
, 5F110HM03
, 5F110HM19
, 5F110NN02
, 5F110NN03
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN34
, 5F110NN71
, 5F110NN72
, 5F110PP01
, 5F110PP03
, 5F110PP10
, 5F110PP13
, 5F110QQ02
, 5F110QQ06
, 5F110QQ09
引用特許: